O 引言
    數(shù)字相關(guān)器是擴(kuò)頻通信體制下數(shù)字中頻接收機(jī)核心部件之一，在數(shù)字?jǐn)U頻通信系統(tǒng)中應(yīng)用廣泛，但由于受數(shù)字信號(hào)處理器件速度限制，無(wú)法應(yīng)用于高速寬帶通信系統(tǒng)。其中一個(gè)重要原因是高位數(shù)的加法器進(jìn)位延遲過(guò)大，使得在一個(gè)采樣時(shí)鐘節(jié)拍內(nèi)無(wú)法完成一次累加運(yùn)算，而導(dǎo)致相關(guān)運(yùn)算錯(cuò)誤。隨著FPGA技術(shù)的快速發(fā)展，器件速度的不斷提升，這一問(wèn)題一定程度得到改善，但仍然無(wú)法滿足高位數(shù)擴(kuò)頻碼、高采樣速率和大動(dòng)態(tài)范圍的數(shù)字相關(guān)器的工程實(shí)現(xiàn)，因此必須采用優(yōu)化算法最大限度地減少加法器進(jìn)位操作，從而降低電路延遲對(duì)數(shù)字相關(guān)處理的影響，較為可行的方法是通過(guò)流水線加法器構(gòu)建數(shù)字相關(guān)器。

1 數(shù)字相關(guān)器基本模型分析
    數(shù)字相關(guān)器類似于匹配濾波器，可以看作乘累加運(yùn)算器，即輸入數(shù)據(jù)流同本地碼在采樣同步時(shí)鐘的驅(qū)動(dòng)下(在一個(gè)時(shí)鐘節(jié)拍內(nèi))逐級(jí)相乘并累加。以32階數(shù)字相關(guān)器為例，假定中頻信號(hào)采樣速率是擴(kuò)頻碼速率的4倍，輸入采樣數(shù)據(jù)流為補(bǔ)碼(如果輸入碼流是2進(jìn)制碼應(yīng)通過(guò)邏輯電路轉(zhuǎn)換成補(bǔ)碼)，可建立如圖1所示電路模型(全加器型)。

    圖1所構(gòu)建的數(shù)字相關(guān)器其特點(diǎn)是模型較為簡(jiǎn)單，在進(jìn)行FPGA邏輯電路設(shè)計(jì)時(shí)也較容易實(shí)現(xiàn)，同時(shí)在輸入信號(hào)動(dòng)態(tài)范圍較小(采樣數(shù)據(jù)流數(shù)據(jù)帶寬較小)的情況下器對(duì)硬件資源的消耗也較少(不考慮乘法器消耗的資源)。但是當(dāng)輸入信號(hào)動(dòng)態(tài)范圍較大時(shí)，如采樣數(shù)據(jù)流數(shù)據(jù)帶寬超過(guò)8 b，中頻信號(hào)采樣速率超過(guò)40 MHz時(shí)此模型的缺陷就會(huì)暴露出來(lái)，其核心問(wèn)題是∑求和加法電路要在一個(gè)時(shí)鐘節(jié)拍內(nèi)必須完成32個(gè)8 b補(bǔ)碼數(shù)據(jù)的加法運(yùn)算，而FPGA內(nèi)部門到門的延遲會(huì)使每一位加法電路在進(jìn)行運(yùn)算時(shí)產(chǎn)生一定時(shí)間的暫態(tài)。當(dāng)這種暫態(tài)逐級(jí)累加時(shí)就會(huì)造成一個(gè)時(shí)鈍單位內(nèi)無(wú)法產(chǎn)生穩(wěn)定、有效的輸出結(jié)果，同時(shí)如果輸入的數(shù)據(jù)流產(chǎn)生較多的進(jìn)位，則會(huì)使相關(guān)結(jié)果出錯(cuò)。
    由上述可知，圖1所描述的相關(guān)器電路模型應(yīng)用在實(shí)際的通信系統(tǒng)中會(huì)存在隱患，尤其是作為時(shí)隙信號(hào)同步頭字符相關(guān)處理時(shí)，有可能造成時(shí)隙同步的誤觸發(fā)。若作為位同步字符時(shí)會(huì)造成整時(shí)隙的接收數(shù)據(jù)較高誤碼。
    除此之外，此模型還存在消耗FPGA內(nèi)部大量乘法器資源的缺點(diǎn)，實(shí)際上，數(shù)字相關(guān)器的每一階所進(jìn)行的采樣數(shù)據(jù)流同本地碼相乘操作其產(chǎn)生的數(shù)據(jù)結(jié)果并無(wú)實(shí)際物理意義，而有意義的僅是相乘之后符號(hào)，它直接決定了輸入碼流同本地碼匹配的結(jié)果。

    由表1可見乘法器符號(hào)輸出的結(jié)果實(shí)際上是同或運(yùn)算，即：相同為正，不同為負(fù)。因此以乘法器作為相關(guān)器符號(hào)判決器效率并不高，而且浪費(fèi)了大量的乘法器資源，完全可以通過(guò)組合邏輯判決得到相同的結(jié)果。

2 流水線型數(shù)字相關(guān)器模型
    針對(duì)全加器型數(shù)字相關(guān)器的不足，建立基于流水線和符號(hào)判決的全新相關(guān)器模型，如圖2所示。

3 信號(hào)處理流程
    基于流水線加法器的數(shù)字相關(guān)器，其信號(hào)處理過(guò)程可分5個(gè)組成部分，即：數(shù)據(jù)擴(kuò)位、補(bǔ)碼變換、抽取判決、流水延遲和累加傳遞。
3．1 數(shù)據(jù)擴(kuò)位
    相關(guān)器的設(shè)計(jì)必須要考慮到數(shù)據(jù)累加所產(chǎn)生的最大結(jié)果，它決定了相關(guān)器數(shù)據(jù)移位寄存器的位寬，無(wú)論是全加器型的還是流水型的數(shù)字相關(guān)器必須對(duì)輸入數(shù)據(jù)采取擴(kuò)位處理。例如：一個(gè)32階8 b輸入位寬數(shù)字相關(guān)器，當(dāng)輸入補(bǔ)碼數(shù)據(jù)流連續(xù)的32個(gè)碼元與本地碼符號(hào)一一對(duì)應(yīng)，同時(shí)每個(gè)輸入碼元的數(shù)據(jù)絕對(duì)值均達(dá)到最大值127則累加的結(jié)果是25×127，即：數(shù)據(jù)由8 b擴(kuò)大到13 b，如果相關(guān)器所采用的擴(kuò)頻碼位數(shù)不是2n也以2n計(jì)算。通過(guò)上述分析可以得到一個(gè)相關(guān)器數(shù)據(jù)寄存器位寬公式：
   
    式中：corro為相關(guān)寄存器位寬；indat為采樣數(shù)據(jù)流位寬；n為相關(guān)器階數(shù)以2為底數(shù)的冪次。確定了數(shù)據(jù)寄存器的位寬后就必須在數(shù)據(jù)流輸入相關(guān)器之前對(duì)其進(jìn)行數(shù)據(jù)預(yù)處理，將數(shù)據(jù)擴(kuò)位到最大動(dòng)態(tài)范圍，由于輸入數(shù)據(jù)流是補(bǔ)碼，因此對(duì)正負(fù)數(shù)的擴(kuò)位計(jì)算不同。下面的Veri-log HDL語(yǔ)言代碼描述了一個(gè)32階8 b輸入位寬數(shù)字相關(guān)器擴(kuò)位電路的算法。
   
其中：indat為輸入采樣數(shù)據(jù)；indat_exp為輸入采樣數(shù)據(jù)擴(kuò)位后的結(jié)果。
3．2 補(bǔ)碼變換
    對(duì)于流水線型相關(guān)器，需要將每一個(gè)采用時(shí)鐘節(jié)拍輸入數(shù)據(jù)流分解成符合相反的數(shù)據(jù)對(duì)，以便于同本地碼進(jìn)行符號(hào)判決。處理的方法是在采樣時(shí)鐘的驅(qū)動(dòng)下將輸入數(shù)據(jù)流取反加1，產(chǎn)生其對(duì)應(yīng)的補(bǔ)碼數(shù)據(jù)。下述Verilog HDL代碼描述了數(shù)字相關(guān)器數(shù)據(jù)變換電路的算法。
   
3．3 抽取判決
    抽取判決的目的有兩個(gè)，一是使采樣數(shù)據(jù)流降速至碼流速率，這樣才能與本地碼進(jìn)行符號(hào)判決。如采用速率為40 MHz，碼流速率為10 MCPS，碼長(zhǎng)32 b其流水延遲線寄存器的級(jí)數(shù)為128級(jí)，則應(yīng)采用1／4抽取，即：每4級(jí)延遲線寄存器輸出1級(jí)數(shù)據(jù)進(jìn)行符號(hào)判決。根據(jù)表1構(gòu)建的組合邏輯算法可知：如果本地碼符號(hào)為正，則當(dāng)前時(shí)鐘采樣數(shù)據(jù)原碼輸出并同流水線延遲線上寄存的上一階累加數(shù)據(jù)相加；如果本地碼符號(hào)為負(fù)，則當(dāng)前時(shí)鐘采樣數(shù)據(jù)補(bǔ)碼輸出并同流水線上寄存的上一階累加數(shù)據(jù)相加。
3．4 流水延遲
    流水延遲線是流水線數(shù)字相關(guān)器的核心電路，其作用是將采樣數(shù)據(jù)流同每一階本地碼進(jìn)行符號(hào)判決并且將累加的結(jié)果寄存起來(lái)。由于采樣數(shù)據(jù)流的速率是擴(kuò)頻碼碼速率的整數(shù)倍，則流水延遲線寄存器的級(jí)數(shù)也應(yīng)是本地碼階數(shù)的整數(shù)倍。如：采用速率為40 MHz，碼流速率為10 MCPS，碼長(zhǎng)32 b，流水延遲線寄存器的級(jí)數(shù)為128級(jí)。
3．5 累加傳遞
    累加傳遞是流水線型相關(guān)器同全加器型相關(guān)器最大的不同之處，也是其克服加法器進(jìn)位延遲的關(guān)鍵所在。從圖1和圖2可以清楚地看出全加器型相關(guān)器的加法器進(jìn)位延遲是每個(gè)時(shí)鐘32級(jí)加法器的總和而流水線型相關(guān)器的加法器進(jìn)位延遲僅為每時(shí)鐘1級(jí)。因此在同樣輸入數(shù)據(jù)的前提下，前者的進(jìn)位延遲時(shí)間(理論上)是后者的32倍，這樣兩者相關(guān)運(yùn)算結(jié)果必然是后者由于暫態(tài)數(shù)據(jù)而造成錯(cuò)誤的可能性比前者小得多。但是同全加器型相關(guān)器相比，流水線相關(guān)器由于采用了累加運(yùn)算的逐級(jí)傳遞，增加了硬件資源的消耗。因此流水線型相關(guān)器是以增加硬件資源為代價(jià)換取可靠性和動(dòng)態(tài)范圍，而相對(duì)當(dāng)前FPGA技術(shù)所能提供的硬件資源而言，多出的資源消耗基本可以忽略不計(jì)。

4 結(jié)語(yǔ)
    目前基于流水線型相關(guān)器模型設(shè)計(jì)的數(shù)字相關(guān)器已經(jīng)應(yīng)用于某高速、寬帶擴(kuò)頻通信系統(tǒng)信號(hào)處算法設(shè)計(jì)中，經(jīng)外場(chǎng)試驗(yàn)檢驗(yàn)已達(dá)到或超過(guò)工程設(shè)計(jì)要求。隨著FPGA處理速度的不斷提高，直接通過(guò)全加器型相關(guān)器實(shí)現(xiàn)高速、寬帶、線性接收通道擴(kuò)頻通信也會(huì)逐漸成為可能，但就目前技術(shù)而言，流水線型相關(guān)器是實(shí)現(xiàn)數(shù)字相關(guān)技術(shù)較為可靠的技術(shù)。