摘要：為解決PC與FPAG的高速數(shù)據(jù)傳輸，通過USB實現(xiàn)了PC和FPGA的通信。介紹了USB接口芯片CY7C68013的基本工作原理；編寫了USB固件程序和應(yīng)用程序；利用從屬FIFO方式，實現(xiàn)了數(shù)據(jù)的快速讀寫。測試結(jié)果表明，利用FPGA控制USB器件CY7C68013可實現(xiàn)高速數(shù)據(jù)傳輸，傳輸數(shù)據(jù)可靠性高。該方案完全可滿足各種高速數(shù)據(jù)采集系統(tǒng)、移動硬盤、ATA和DSL調(diào)制解調(diào)器等接口的需要。
關(guān)鍵詞：USB；CY7C68013；FPGA；固件；應(yīng)用程序

0 引言
     1994年，Compaq、Intel、Microsoft、NEC等7家世界著名的計算機和通訊公司成立了USB論壇。1995年11月正式制訂了USB通用串行總線(universal serial Bus)規(guī)范。USBl．1主要應(yīng)用在中低速外部設(shè)備上，它支持的傳輸速率有低速1．5 Mbps和全速12 Mbps。1999年初在Intel的開發(fā)者論壇大會上，介紹了USB2．0規(guī)范。最新的USB2．0支持3種速率：低速1．5 Mbps、全速12 Mbps和高速480 Mbps。這3種速率可以滿足目前大部分外設(shè)接口的需要。本文介紹了目前使用較多的USB2．0控制器CY7C68013與FPGA接口的VHDL實現(xiàn)。本系統(tǒng)可擴展，完全可用于其他高速數(shù)據(jù)采集、高速數(shù)據(jù)通信系統(tǒng)中，可以支持寬帶數(shù)字攝像設(shè)備及下一代掃描儀、打印機及存儲設(shè)備等。

1 CY7C68013簡介
    CYPRESS半導(dǎo)體公司的EZ-USB FX2系列芯片是最早符合USB2．0協(xié)議的微控制器之一，以其良好的性能和獨特的設(shè)計在USB接口開發(fā)領(lǐng)域占有重要的地位。CY7C68013是EZ-USB FX2系列芯片中的一款高性能USB2．0微控制器，它提供了全面的USB2．0外圍設(shè)備解決方案。
    CY7C68013將USB外圍接口設(shè)備所需的各種功能集成在一個單片電路上，通過集成的USB收發(fā)器連接到USB總線的D+和D一端；串行接口引擎(SIE)進行譯碼、編碼、錯誤糾正和位填充，變換USB所需的信號電平；最終，從USB接口SIE發(fā)送和接收數(shù)據(jù)。USB2．0控制器CY7C68013數(shù)據(jù)傳輸速率快，可支持移動硬盤、ATA、FPGA和DSL調(diào)制解調(diào)器等接口。CY7C68013主要具有如下特性：
    (1)芯片內(nèi)有480 Mb／s的收發(fā)器(PLL和智能SIE)，包含全部USB2．O物理層(PHY)；
    (2)2、3、4倍增緩沖端點FIFO，以適應(yīng)480 Mb／s的USB2．O傳輸速率；
    (3)內(nèi)部嵌入可運行在48 MHz頻率的增強型8051內(nèi)核；
    (4)4個接口FIFO：它們都可以由外部和內(nèi)部來提供時鐘，端點FIFO與接口FIFO兩者相結(jié)合可以實現(xiàn)縮短USB和外部邏輯電路數(shù)據(jù)傳輸?shù)臅r間；
    (5)通用可編程接口(CPIF)作為一種編碼狀態(tài)設(shè)備，可實現(xiàn)時序管理，使得CY7C68013 FIFO達到無縫連接。CY7C68013集成了很多功能，設(shè)計時無需考慮外部物理層(PHY)，從而大大降低了成本，并減少了芯片間高速信號布線的困難。

2 系統(tǒng)的設(shè)計實現(xiàn)
    系統(tǒng)結(jié)構(gòu)如圖l所示，本設(shè)計中，應(yīng)用程序是用戶界面；USB驅(qū)動用于連接用戶和底層硬件；USB2．O控制器68013用于FPGA和PC間的數(shù)據(jù)交互。

2．1 硬件結(jié)構(gòu)
    本系統(tǒng)硬件連接主要是由FPGA和USB2．0控制器，如圖2所示。同時也可以根據(jù)實際系統(tǒng)的需要，用FPGA實現(xiàn)預(yù)定功能，硬件接口模式有Slave FIFO和GPIF兩種接口模式。本方案采用Slave FIFO模式，當EZ-USB FX2工作于Slave FIFO時，外圍電路可像普通FIFO一樣對FX2中的端點2、端點4、端點6、端點8的數(shù)據(jù)緩沖區(qū)進行讀寫。圖2展示了這種模式下FX2和外圍電路的典型連接，其中，IFCLK為接口時鐘，可由芯片CY7C68013產(chǎn)生(30 MHz／40 MHz)，也可由外部輸入(5MHz／48 MHz)；FLAGA-FLAGD為FIFO標志管腳，用于映射FIFO的當前狀態(tài)；SLCS#為從屬FIFO的片選信號，低電平有效；FD[15∶O]為16位雙向數(shù)據(jù)總線；FIFOADDR[1∶O]用于選擇和FD連接的端點緩沖區(qū)；SLOE用于使能數(shù)據(jù)總線FD的輸出；SLRD和SLRWR可分別作為FIFO的讀寫選通信號；外圍電路可通過使能PKTEND管腳向USB發(fā)送一個IN數(shù)據(jù)包，而不用考慮該包的長度。

2．2 系統(tǒng)軟件
    系統(tǒng)軟件設(shè)計主要包括3部分：VHDI代碼、USB固件程序(Firmware)以及應(yīng)用程序。
2．2．1 VHDL程序設(shè)計
    FPGA是通過Slave FIFO的方式和USB控制器CY7C68013相連的。FPGA讀取數(shù)據(jù)，通過查詢CY7C68013中FIFO的狀態(tài)來判斷是否可以進行讀數(shù)據(jù)，主要是查詢狀態(tài)標志位FLAGC。讀數(shù)據(jù)程序狀態(tài)轉(zhuǎn)移圖如圖3所示。

    狀態(tài)1：在空閑時，接到命令，發(fā)起傳輸，使地址指向用于下傳數(shù)據(jù)的FIFO。進入狀態(tài)2；
    狀態(tài)2：查詢讀狀態(tài)的FIFO標志FLAGC，如果為FIFO為空，則繼續(xù)等待，如果有數(shù)據(jù)則進入狀態(tài)3；
    狀態(tài)3：使讀數(shù)據(jù)信號線有效，接收數(shù)據(jù)，接收完數(shù)據(jù)后進入狀態(tài)4；
    狀態(tài)4：如果FIFO中還有數(shù)據(jù)需要接收，則進如狀態(tài)2，否則進入空閑狀態(tài)。
    FPGA在上傳數(shù)據(jù)時，原理基本相同，方向相反，采用不同的FIFO和查詢狀態(tài)標志位。
2．2．2 固件編程
    固件編程就是對USB設(shè)備的各類寄存器進行配置的過程。固件程序是指運行在設(shè)備CPU中的程序，只有在固件程序運行時，外設(shè)才稱之為具有給定功能的外部設(shè)備。固件要完成以下主要工作：
    (1)初始化工作；
    (2)對設(shè)備進行重新列舉(ReNumeration)；
    (3)響應(yīng)中斷，并對中斷作相應(yīng)的處理；
    (4)數(shù)據(jù)的接收與發(fā)送；
    (5)外圍電路的控制。
    為了簡化固件編程，CYPRESS提供了開發(fā)固件庫和固件編程框架，只需在此基礎(chǔ)上添加少量代碼就可以完成固件編程。USB建立固件編程框架的文件見表1，在實際編程過程中，根據(jù)自定義，只需要修改Periph．c和Dscr．a(chǎn)51兩個文件。固件代碼固化到一片EEPROM中，設(shè)備加電后由FX2通過I2C總線自動加載到片內(nèi)RAM后自動執(zhí)行。設(shè)備功能、工作方式等均可以通過改寫固件程序，重新配置。

2．2．3 應(yīng)用程序
    應(yīng)用程序是系統(tǒng)與用戶的接口，設(shè)備驅(qū)動程序提供應(yīng)用程序訪問底層硬件的接口。驅(qū)動程序采用了CyPress公司的通用驅(qū)動程序ezusb.-sys，完全能夠滿足本系統(tǒng)設(shè)計的要求。在驅(qū)動程序被系統(tǒng)加載后，它的許多進程處于Idle狀態(tài)，需要應(yīng)用程序去調(diào)用激活。應(yīng)用程序利用Win32 API直接調(diào)用驅(qū)動程序，實現(xiàn)應(yīng)用程序和驅(qū)動程序的信息交互。
    應(yīng)用程序?qū)崿F(xiàn)了數(shù)據(jù)下載和數(shù)據(jù)上傳兩個功能，在Windows操作系統(tǒng)中，只需要通過調(diào)用幾條簡單的文件操作API函數(shù)，就可以實現(xiàn)與驅(qū)動程序中USB設(shè)備通信。 Win32應(yīng)用程序調(diào)用WDM驅(qū)動程序的Win32 API函數(shù)有5個：CreateFile(創(chuàng)建設(shè)備)函數(shù)；CloseFile(關(guān)閉設(shè)備)函數(shù)；ReadFile(從設(shè)備讀取數(shù)據(jù))函數(shù)；WriteFile(對設(shè)備寫入數(shù)據(jù))函數(shù)；DeviceContronl(設(shè)備控制)函數(shù)。對于DeviceloControl()函數(shù)的調(diào)用，驅(qū)動程序根據(jù)I／O控制命令來決定該如何獲取應(yīng)用程序的緩沖區(qū)地址。
    本設(shè)計就采用DeviceloControl函數(shù)來進行應(yīng)用程序和WDM設(shè)備驅(qū)動程序間的通信。以下是DevicelIoControl的聲明：
    DeviceIoControl(
    HANDLE hDevice；設(shè)備返回的句柄
    DWORD dwIoControlCode；驅(qū)動程序的控制命令
    LPVOID lpInBuffer；應(yīng)用程序發(fā)給驅(qū)動程序的緩沖區(qū)地址
    DWORD nInBufferSize；應(yīng)用程序發(fā)給驅(qū)動程序的緩沖區(qū)大小
    LPVOID lpOutBuffer；驅(qū)動發(fā)給應(yīng)用程序的緩沖區(qū)地址
    DWORD lpOutBuffer；驅(qū)動發(fā)給應(yīng)用程序的緩沖區(qū)大小
    LPDWORD lpBytesReturned；存放驅(qū)動程序?qū)嶋H返回字節(jié)數(shù)
    LPOVERLAPPED lpOverlapped；同步時置為NULL)

3 測試結(jié)果
3．1 PC下傳數(shù)據(jù)
    FPGA采用系統(tǒng)時鐘為50 M，為便于計算傳輸效率和傳輸可靠性，在應(yīng)用程序中加載計時函數(shù)，下傳數(shù)據(jù)每次發(fā)送100M，發(fā)送數(shù)據(jù)為位寬8 b的循環(huán)遞增數(shù)列，結(jié)果顯示下傳數(shù)據(jù)最大速率為42．1 MB／s，在FPGA中用嵌入式邏輯分析儀查看接收的數(shù)據(jù)，如圖4所示。每個u_slrd讀脈沖，F(xiàn)PGA讀取一個16 b數(shù)據(jù)，由于發(fā)送時是按照8 b發(fā)送，接收數(shù)據(jù)是16 b，所以每次接收到的16位數(shù)據(jù)，是2個8位數(shù)的組合。從圖4中可以看出FPGA接收數(shù)據(jù)準確，無丟失數(shù)據(jù)的情況。

3．2 PC接收數(shù)據(jù)
    在接收數(shù)據(jù)時，同理，應(yīng)用程序每次接收100 M，將讀取的數(shù)據(jù)以文件bin的形式存儲在應(yīng)用程序工程目錄下，結(jié)果顯示bin文件中數(shù)據(jù)準確。測得最大傳輸結(jié)果為 38.4MB／s，利用FPGA嵌入式邏輯分析儀分析結(jié)果如圖5所示，每個u_slwr讀脈沖，F(xiàn)PGA發(fā)送一個16 b數(shù)據(jù)。

4 結(jié)束語
    本系統(tǒng)通過FPGA控制USB2．O控制器CY7C68013達到高速數(shù)據(jù)傳輸?shù)哪康?，具有硬件結(jié)構(gòu)簡單、軟件擴展性強、傳輸數(shù)據(jù)準確性高等特點，目前下傳和上傳速度分別為42．1MB／s和38．4 MB／s，完全可以應(yīng)用于高速數(shù)據(jù)采集、高速數(shù)據(jù)通信、數(shù)字攝像設(shè)備及存儲設(shè)備等。