摘要: 本文簡要介紹了在FPGA中實現(xiàn)全數(shù)字鎖相環(huán)(DPLL)的原理與方法，以解決在同步串行數(shù)據(jù)通信時的同步時鐘不穩(wěn)定時的快速恢復問題； 并重點介紹了采用可控模數(shù)分頻器實現(xiàn)的數(shù)字鎖相環(huán)中寬頻帶捕獲的方法與實現(xiàn)過程。
關鍵詞: DPLL；FPGA；數(shù)字環(huán)路濾波器；時鐘恢復；寬頻帶

引言

    數(shù)字鎖相環(huán)(DPLL)技術在數(shù)字通信、無線電電子學等眾多領域得到了極為廣泛的應用。與傳統(tǒng)的模擬電路實現(xiàn)的PLL相比，DPLL具有精度高、不受溫度和電壓影響、環(huán)路帶寬和中心頻率編程可調(diào)、易于構(gòu)建高階鎖相環(huán)等優(yōu)點。隨著集成電路技術的發(fā)展，不僅能夠制成頻率較高的單片集成鎖相環(huán)路，而且可以把整個系統(tǒng)集成到一個芯片上去。在基于FPGA的通信電路中，可以把全數(shù)字鎖相環(huán)路作為一個功能模塊嵌入FPGA中，構(gòu)成片內(nèi)鎖相環(huán)。一般同步串行口通信方式的同步串行口之間的數(shù)據(jù)傳輸除了數(shù)據(jù)線外還必須有專門的同步時鐘線，這種連接方式不但需要增加一條線路，同步性能受環(huán)境的影響還較大。利用數(shù)字鎖相環(huán)可以從串行位流數(shù)據(jù)中恢復出接收位同步時鐘。這樣，串行口之間只用一根數(shù)據(jù)線就可以接收同步串行數(shù)據(jù)，簡化了串行口的接口關系。本文介紹基于FPGA數(shù)字鎖相環(huán)恢復串行數(shù)據(jù)位同步時鐘的設計與實現(xiàn)及提高數(shù)字鎖相環(huán)性能的措施。

DPLL結(jié)構(gòu)及工作原理

    全數(shù)字鎖相環(huán)路(DPLL)的基本結(jié)構(gòu)如圖1所示。主要由鑒相器DPD、數(shù)字環(huán)路濾波器DLF、脈沖加減電路(數(shù)控振蕩器 DCO)和分頻器(可控變模N)四部分構(gòu)成。脈沖加減電路的時鐘分別為2Nfc,fc為環(huán)路中心頻率。DPLL是一種相位反饋控制系統(tǒng)。它根據(jù)輸入信號fin與本地恢復時鐘fout之間的相位誤差(超前還是滯后)信號送入數(shù)字環(huán)路濾波器DLF 中對相位誤差信號進行平滑濾波，并生成控制DCO 動作的控制信號DCS，DCO 根據(jù)控制信號給出的指令，調(diào)節(jié)內(nèi)部高速振蕩器的震蕩頻率，通過連續(xù)不斷的反饋調(diào)節(jié)，使其輸出時鐘fout的相位跟蹤輸入數(shù)據(jù)fin的相位。

圖1 全數(shù)字鎖相環(huán)基本結(jié)構(gòu)

環(huán)路模塊具體功能及其電路實現(xiàn)

數(shù)字鑒相器的設計

    常用的鑒相器有兩種，異或門(XOR)鑒相器和邊沿控制鑒相器(ECPD)。與一般DPLL的DPD設計不同，位同步DPLL的DPD需要排除位流數(shù)據(jù)輸入連續(xù)幾位碼值保持不變的不利影響。本文采用改進型異或門鑒相器，它輸出一個表示本地恢復時鐘超前或滯后于輸入信號的相位誤差。如果本地恢復時鐘超前于輸入信號，則超前/滯后脈沖UD輸出為高電平，反之UD輸出為低電平，如圖2所示。

圖2 改進型異或門鑒相器的原理圖及工作波形圖

    可見，在輸出信號Fout為超前、滯后和同步于Fin時，PE脈沖的前沿距離Fin的上升沿相位是不等的。

數(shù)字環(huán)路濾波器的設計

    數(shù)字環(huán)路濾波器(DLF)作用是消除鑒相器輸出的相位差信號PE中的高頻成分，保證環(huán)路的性能穩(wěn)定，實際上可用一變?？赡嬗嫈?shù)器(設模數(shù)為K)來實現(xiàn)。K變?？赡嬗嫈?shù)器根據(jù)相差信號PE來進行加減運算。當PE為高電平時，計數(shù)器進行加運算，如果相加的結(jié)果達到預設的模值，則輸出一個進位脈沖信號DP給脈沖加減電路；當PE為低電平時，計數(shù)器進行減運算，如果結(jié)果為零，則輸出一個借位脈沖信號DP給脈沖加減電路。當Fout同步于Fin或只有隨機干擾脈沖時，計數(shù)器加減的數(shù)目基本相等，計數(shù)結(jié)果在初始值處上下徘徊，不會產(chǎn)生進位和借位脈沖，濾除因隨機噪聲引起的相位抖動。計數(shù)器根據(jù)輸出結(jié)果生成控制DCO 動作的控制指令。

    K變?？赡嬗嫈?shù)器模值K對DPLL的性能指標有著很大的影響。計數(shù)器模值K的取值可根據(jù)輸入信號的相位抖動而定，加大模值K，有利于提高DPLL 的抗噪能力，但是會導致較大的捕捉時間和較窄的捕捉帶寬。減小模值K 可以縮短捕捉時間，擴展捕捉帶寬，但是降低了DPLL 的抗噪能力。本設計中選擇K=4。在初始時刻，計數(shù)器被置初值為K/2=2，這樣可以DPLL捕捉速度很快。

數(shù)控振蕩器的設計

    數(shù)控振蕩器( DCO)在數(shù)字鎖相環(huán)路中所處的地位相當于模擬鎖相環(huán)路中的電壓控制振蕩器。在本數(shù)字鎖相環(huán)設計中使用數(shù)控振蕩器是可變模式分頻器。它的輸出是調(diào)整可變分頻器的模值N。該值的大小會隨著每個Fin周期內(nèi)(Fin=1時)鑒相輸出PE進行調(diào)整。當UD為高電平時，將可變分頻模值N增大，以調(diào)整分頻輸出使之相位滯后；當UD輸出為低電平時，將可變分頻模值N減小，已調(diào)整分頻輸出使之輸出相位提前。如果數(shù)字環(huán)路濾波器既沒有控制脈沖信號DP輸出，那么，分頻模值N將保持不變，經(jīng)除N分頻后的輸出本地恢復信號相位和輸入信號相位處于同步狀態(tài)。

    本地高速時鐘信號CLK由片外高速振蕩器提供。時鐘信號周期大小決定了DPLL 在鎖定狀態(tài)下相位跟蹤的精度，同時，它還影響DPLL 的捕捉時間和捕捉帶寬。為提高相位跟蹤的精度以降低數(shù)據(jù)接收的誤碼率，時鐘信號CLK的取值應盡量高。本設計中取高速時鐘信號CLK的振蕩頻率為64MHz。數(shù)控振蕩器可由一個可逆計數(shù)器實現(xiàn)。

N分頻器的設計

    N分頻器則是一個簡單的除N計數(shù)器。N分頻器對脈沖加減電路的輸出脈沖再進行N分頻，得到整個環(huán)路的輸出信號Fout。同時，因為Fout=CLK/2N=fc，因此通過改變分頻值N可以得到不同的環(huán)路中心頻率fc。另外，模值N的大小決定了DPLL的鑒相靈敏度為π/N。

環(huán)路實現(xiàn)

    本設計在Altera公司QUARTUSII5.0 開發(fā)軟件平臺上，利用VHDL語言運用自頂向下的系統(tǒng)設計方法， 在Altera最新CPLD芯片MAXII240上設計全數(shù)字鎖相環(huán)。將鎖相環(huán)路設計完畢后，并通過QUARTUSII5.0集成環(huán)境進行仿真、綜合、驗證，DPLL設計結(jié)果如圖3。

圖3  改進型異或門鑒相器DPLL原理圖

    其中，可逆計數(shù)器counter2為環(huán)路濾波器DLF，預設初值為12，加法進位模值為4，減法進位模值為12。可逆計數(shù)器lmp_counter2為數(shù)控振蕩器，其預置值為time[3..0]，其輸出即為鎖相環(huán)路分頻器的模值N，輸出值大小隨著控制脈沖信號DP的數(shù)目有關。在本設計中，fclk=64MHz，fin=2Mb/s，則time[3..0]=0100b=8。加法計數(shù)器lmp_counter2為模值N受控的鎖相環(huán)路分頻器。值得注意的是鎖相環(huán)路分頻器lmp_counter2的進位輸出Cout不可直接作為分頻輸出，因為在仿真過程中發(fā)現(xiàn)隨著fclk頻率的升高，Cout容易產(chǎn)生冒險毛刺，影響鎖相環(huán)的穩(wěn)定性。因此外加一4輸入或非門作為分頻器輸出判決。

    在圖4仿真結(jié)果中，fclk=64MHz，fin=2Mb/s。 仿真輸入信號Fin為一任意的二進制碼流信號?？梢?，對于多位連1或連0的碼流信號，該鎖相環(huán)的輸出Fout都能準確恢復出同步所需的時鐘。在第二個輸入碼位到來時本地恢復時鐘Fout就已經(jīng)進入同步狀態(tài)，捕捉速度很快。相位鎖定誤差最大為π/2N=π/16。

圖4 改進型異或門鑒相器DPLL仿真結(jié)果

捕獲帶寬的擴展

    上述設計的數(shù)字鎖相環(huán)雖然可以快速鎖定，鎖相精度也較高，但其捕捉范圍較窄。該數(shù)字鎖相環(huán)的最大相移調(diào)整能力為±π，一旦輸入信號Fin的相位抖動超過這個范圍或Fin的頻率發(fā)生改變，鎖相環(huán)無法自動完成捕捉鎖定。因此，對該設計需進行擴展設計，以實現(xiàn)寬頻帶捕捉功能。

    為實現(xiàn)寬頻帶捕捉，設置一專門電路，測定輸入信號Fin每個比特的周期(或頻率)，并判定是否發(fā)生變化，若測得比特周期發(fā)生變化，就會去控制調(diào)整DCO的輸出振蕩頻率，使其快速跟蹤Fin的頻率，再配合前述數(shù)字鎖相環(huán)的相位跟蹤，就可完成寬范圍頻率鎖定。電路原理如圖5。

寬頻帶DPLL頻率捕獲電路原理圖

    將圖5電路和圖3上面的一個電路合并，即為完整的寬頻帶DPLL電路。測得輸入信號Fin的周期信號time[3..0]被送往圖3鎖相環(huán)路分頻器lmp_counter2，去控制DCO的輸出振蕩頻率。該寬頻帶DPLL電路的捕獲范圍最高頻率fcmax=fclk/4，最低頻率fcmax=fclk/4M，M為N分頻器的最大取值。本設計中，fclk =64MHz，M=16。所以鎖相環(huán)的頻率捕獲范圍理論值為16MHz-1MHz。對應于輸入碼流的速率為32MHz-2MHz。當Fin=16MHz和Fin=1.6MHz時的仿真結(jié)果如圖6(1)(2)。

圖6-1 Fin=16MHz時的仿真波形

圖6-2 Fin=1.6MHz時的仿真波形

    根據(jù)仿真結(jié)果，可實現(xiàn)穩(wěn)定鎖相的最低頻率為1.2MHz，略高于理論值1MHz；可實現(xiàn)的最高鎖相頻率為16MHz。捕獲時間1個Fin周期。

結(jié)語

    在一般的數(shù)字鎖相環(huán)設計中，“捕獲時間”和“捕獲帶寬”這兩項關鍵的性能指標是相互矛盾的，其中任何一項指標的提高都會犧牲另一項指標為代價。本文所介紹的寬頻帶范圍數(shù)字鎖相環(huán)采用較為簡單的完成實現(xiàn)了捕獲時間小而捕獲帶寬又相當寬的全數(shù)字鎖相環(huán)，解決了“捕獲時間”和“捕獲帶寬”指標相互矛盾的問題。其中“捕獲帶寬”指標可以通過提高工作時鐘fclk的頻率以及鎖相環(huán)中的計數(shù)器的計數(shù)容量來進一步擴展。由于該數(shù)字鎖相環(huán)可直接用于同步串行通信中二進制碼流的同步時鐘的恢復，可自動跟蹤接收碼流速率的變換，同時該設計是基于FPGA的模塊化設計，便于其他數(shù)字系統(tǒng)設計的移植和集成，在其他數(shù)字應用系統(tǒng)特別是在基于FPGA的通信電路中有著重要的意義。
 
參考文獻：
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