圖1 系統(tǒng)總體框圖

2.2頻率測量的原理

頻率測量的原理是計算每秒鐘待測信號的脈沖個數(shù)，也就是利用標(biāo)準(zhǔn)的1HZ (周期為1s) 脈寬信號對輸入的待測信號的脈沖進(jìn)行計數(shù)，1秒計數(shù)結(jié)束后對采集到脈沖個數(shù)送到數(shù)碼管顯示。

測頻控制器有3個輸入信號：Samplefreq為標(biāo)準(zhǔn)的脈沖信號，Reset是復(fù)位控制信號，Start是開始測量信號；3個輸出信號：Endmeasure是結(jié)束測量信號(計數(shù)復(fù)位和轉(zhuǎn)換復(fù)位)，Gate是允許計數(shù)信號(即門控信號)，Enableconvert是開始轉(zhuǎn)換信號?？刂屏鞒淌窍葘︻l率計復(fù)位，再開始測量，在Samplefreq信號的上升沿，Gate信號使能使計數(shù)器開始工作，到Samplefreq的下一個上升沿，Gate反轉(zhuǎn)成低電平使計數(shù)器停止計數(shù)，同時Enableconvert使轉(zhuǎn)換器開始轉(zhuǎn)換二進(jìn)制數(shù)(轉(zhuǎn)換時間低于1s)。轉(zhuǎn)換結(jié)束后，十進(jìn)制數(shù)經(jīng)過7段顯示譯碼器譯碼，然后在數(shù)碼管中顯示所測信號的頻率。由于Enableconvert信號的使用使數(shù)碼管數(shù)據(jù)顯示穩(wěn)定，不會出現(xiàn)閃爍。進(jìn)行下次測量之前要對頻率計進(jìn)行復(fù)位，使數(shù)碼管的數(shù)字顯示清零，為下次顯示做準(zhǔn)備。

本文設(shè)計的數(shù)字頻率計有六個模塊組成：測頻控制模塊(Control)、十分頻模塊(divfreq)、二進(jìn)制計數(shù)器模塊(Counter)、鎖存器模塊(Latch)、二進(jìn)制到十進(jìn)制的轉(zhuǎn)換器模塊(Bit2Bcd)、7段顯示譯碼器模塊(Led_encoder)。

3 頻率測量計的設(shè)計

本次設(shè)計采用Verilog HDL語言，運(yùn)用自頂向下的設(shè)計理念。將系統(tǒng)按功能按層次化分，首先定義頂層功能模塊，并在頂層功能模塊內(nèi)部的連接關(guān)系和對外的接口關(guān)系進(jìn)行了描述, 而功能塊的邏輯功能和具體實現(xiàn)形式則由下一層模塊來描述。整個設(shè)計分兩步：第一步利用Quartus Ⅱ5.0圖形塊輸入方式設(shè)計頂層模塊，頂層圖形塊如圖2所示；第二步在頂層模塊中為每個圖形塊生成硬件描述語言(Verilog HDL)，然后在生成的Verilog HDL設(shè)計文件中，對低層功能模塊的功能進(jìn)行描述設(shè)計。

圖2　頂層圖形塊

3.1 測頻控制模塊設(shè)計

這是三輸入三輸出模塊，測頻控制模塊波形仿真如圖3所示，如用Verilog HDL描述為：

module Control (clk,reset,start,enableconvert,gate,endmeasure);

input reset,start,clk;

output enableconvert,gate,endmeasure;

reg enableconvert,gate,endmeasure;

always @ (posedge clk or posedge reset)

begin

if (reset)

begin

endmeasure <= 1'b1 ;

enableconvert <=1'b0 ;

gate <= 1'b0 ;

end

else

begin

endmeasure <= 1'b0 ;          

if (start)

begin

gate <= ~gate ;

enableconvert <= gate ;

end

end

end

endmodule

圖3　測頻控制器波形仿真時序圖

3.2 二進(jìn)制到十進(jìn)制的轉(zhuǎn)換器模塊設(shè)計

    本設(shè)計，需要轉(zhuǎn)換時鐘Convertfreq信號對轉(zhuǎn)換模塊進(jìn)行時序控制，由于要在1s內(nèi)完成轉(zhuǎn)換，則轉(zhuǎn)換時鐘Convertfreq的頻率應(yīng)該選用高頻頻信號，即轉(zhuǎn)換時鐘Convertfreq的頻率是標(biāo)準(zhǔn)時鐘Samplefreq信號10分頻得到的。

為了對本設(shè)計進(jìn)行波形仿真，取輸入的10位二進(jìn)制數(shù)bin[9..0]為10’b0000011001(十進(jìn)制為25)。圖4為二進(jìn)制到十進(jìn)制的轉(zhuǎn)換器的仿真時序圖：

圖4 二進(jìn)制到十進(jìn)制的轉(zhuǎn)換器的仿真時序圖

4  仿真和調(diào)試

　　通過上述的描述，從各個模塊獨(dú)立的角度對其進(jìn)行了仿真，結(jié)果表明設(shè)計符合要求。為了保證系統(tǒng)的整體可靠性，對整個系統(tǒng)做了仿真，仿真時序圖如圖5所示：

圖5　系統(tǒng)仿真時序圖

　　其中，LEDD,LEDC,LEDB,LEDA是譯碼的結(jié)果要在7段數(shù)碼管上顯示，0010010(顯示為2)、0100100(顯示為5)。

將設(shè)計的頻率測量計下載到目標(biāo)芯片EP1C3T144C6中，并在GW48實驗箱上進(jìn)行的模擬仿真，當(dāng)輸入頻率為1 Hz～1023 Hz的信號時，頻率測量計所測的頻率完全準(zhǔn)確，當(dāng)頻率高于1023Hz時，系統(tǒng)報警，同時頻率顯示為0。

5 結(jié)束語

基于FPGA設(shè)計的發(fā)電機(jī)組頻率測量計，系統(tǒng)在整體上采用光電耦合器的隔離方式，提高系統(tǒng)的抗干擾能力和穩(wěn)定性。該系統(tǒng)具有線路簡單可靠、通用性強(qiáng)、穩(wěn)定度高等優(yōu)點(diǎn)，可廣泛應(yīng)用于頻率電壓變換器、轉(zhuǎn)速繼電器。

該設(shè)計的FPGA數(shù)字系統(tǒng)部分使用Verilog HDL語言，給出核心程序，并可以通過Verilog HDL語言的綜合工具進(jìn)行相應(yīng)硬件電路的生成，具有傳統(tǒng)邏輯設(shè)計方法所無法比擬的優(yōu)越性。經(jīng)過仿真后，驗證設(shè)計是成功的, 達(dá)到預(yù)期結(jié)果。同時這種方法設(shè)計的數(shù)字電子系統(tǒng)可移植性強(qiáng)、可更改性好。如果需要的頻率測量范圍需要擴(kuò)大，不需要硬件變化只需改變軟件就可以。

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