(4)提高時鐘頻率：對電路的關鍵路徑進行了改造，以減少邏輯電路級數(shù)從而提高時鐘頻率。通過這些設計，保證了每個機器周期只需一個時鐘周期，提高了指令執(zhí)行效率，同時也提高系統(tǒng)的時鐘頻率。
1.3 兼容性方面的考慮
    MCS－51系列單片機有豐富的軟硬件資源，為充分利用這些資源，在本內核設計時盡量考慮增強其兼容性。除機器周期變?yōu)樵瓉淼?/12以及新增加一個特殊功能寄存器（地址F8H）用于控制看門狗和軟件復位外，其他沒有變化。因而單個內核應用時，以前的程序可完全移植；在與外界通信時因機器周期與MCS－51單片機有差別可能需對一些程序作相應改動。這樣可以使系統(tǒng)在提高性能的同時無需其他開銷，便于推廣使用。
2 功能模塊的設計
2.1 中央控制器（CPU）的設計
    這是微控制器的核心，負責中斷處理及指令執(zhí)行。中斷處理分為中斷取樣、中斷高低優(yōu)先級的判斷及執(zhí)行相應的處理過程。CPU對指令的執(zhí)行分為四個階段：取指-譯碼、執(zhí)行、執(zhí)行-回寫、回寫-預取指。指令執(zhí)行流程如圖4所示。

     在編碼實現(xiàn)方式上，本模塊是一個大的父子兩級狀態(tài)機，父狀態(tài)機為指令的類型，子狀態(tài)機為每種指令的執(zhí)行步驟。這樣結構清晰，利于編程、查錯及仿真。
2.2 寄存器組（REGS_CTR)的設計
    本模塊在CPU的控制下完成：程序地址的產(chǎn)生、高低128個寄存器的讀寫。程序計數(shù)器根據(jù)控制信號與來自寄存器組的數(shù)據(jù)產(chǎn)生相應的指令地址并送往ROM。在寄存器組的讀寫中，用讀譯碼電路選擇輸出操作數(shù)據(jù)，寫譯碼電路寫入結果數(shù)據(jù)。這種結構可以在對一個寄存器寫的同時讀另一個寄存器。如圖3所示，通用的數(shù)據(jù)總線可以取得任何一個寄存器的數(shù)據(jù)，各個專用寄存器也有各自的專用數(shù)據(jù)線輸出。例如執(zhí)行指令 ADD A，DIRECT時，由于累加器ACC有專門的總線，只要給出相應的讀控制信號就可以從通用數(shù)據(jù)總線上得到來自寄存器組的DIRECT數(shù)據(jù)，這樣ALU在同一周期內就可以得到所需的兩個操作數(shù)。
2.3 看門狗(WT_DOG)的設計
    傳統(tǒng)的MCS－51系列單片機為提高抗干擾能力通常使用外置看門狗或者采用軟件陷阱的方式使系統(tǒng)復位。本內核增加了硬件看門狗及軟件復位功能，通過新增加一個特殊功能寄存器（地址F8H）來控制是否啟用看門狗或軟件復位以及設置看門狗的喂狗時間。除非掉電或用程序重新設置，F(xiàn)8H寄存器的數(shù)值一直保存，這樣避免了看門狗復位后其自身失效的問題。
2.4 算術邏輯運算單元（ALU）的設計
    累加器在CPU發(fā)出的指令控制下，對來自ROM與REGS_CTR的數(shù)據(jù)完成相應的操作，包括算術運算（加減乘除）與邏輯運算（與或非）及BCD碼調整。所有操作的結果在一個時鐘周期內得出，在clk1上升沿到來后寫入REGS_CTR。
2.5 串行模塊及定時/計數(shù)器的設計
    串行模塊和定時/計數(shù)器的工作模式與傳統(tǒng)的MCS－51系列單片機相同。定時/計數(shù)器一個時鐘周期計數(shù)一次，與傳統(tǒng)MCS－51單片機一個機器周期計數(shù)一次效果等同。在與外界用串行端口通信時機器周期有差別。
3 仿真、綜合優(yōu)化及實現(xiàn)
3.1 仿真
    為了保證內核正確地工作，必須對電路做充分的仿真以保證設計的正確性。系統(tǒng)設計完成后用ModelSim Se PLUS 6.0D對電路進行了功能仿真，對組合邏輯模塊(如ALU)采用了窮舉測試向量的方法予以功能仿真，對于時序模塊如CPU，先測試能否正確執(zhí)行中斷及每一條指令，再測試隨機指令及隨機中斷。仿真結果表明，內核能滿足設計的要求。ALU的仿真結果如圖5所示。
其中rom_data、acc、regs_data為ALU的操作數(shù)，instruction為指令的類別，alu_rslta、alu_rsltb為ALU的操作結果的高、低字節(jié)。由圖5可見，在輸入操作數(shù)和進位溢位標志位不變的情況下，不同的指令都能輸出相對應的正確結果。ALU操作結果的數(shù)據(jù)予以鎖存，直到下一個指令或數(shù)據(jù)到來時才改變。在保持指令不變的情況下改變輸入數(shù)據(jù)和進位溢位標志位也能得到正確的結果。

3.2 綜合優(yōu)化
    為了盡可能提高時鐘頻率,必須降低關鍵路徑的延時。由于ALU所有的操作都要在一個周期內完成，因而操作所需的最長時間也是時鐘周期的最小值。綜合分析后發(fā)現(xiàn)操作時間最長的是除法運算，采用普通移位相減除法器所需時間為39ns，如果采用并行除法器后則只需23ns，從而顯著提高了時鐘頻率。內核綜合后消耗的LUT為4500個。
3.3 實現(xiàn)
    本內核的全部工作都在ISE7.1開發(fā)環(huán)境下完成。其中，仿真用的是ModelSim Se PLUS 6.0D，綜合用的軟件是Synplify Pro 8.0。驗證采用的平臺是CREAT－SOPC1000X試驗箱^[3]，它的核心芯片即FPGA使用的是Xilinx公司的Virtex－Ⅱ xc2v1000 -6 fg456，等效為100萬門電路，如圖6所示。平臺上集成了一些常用的功能模塊，其中的晶振為50MHz，超過了本內核綜合后的最高頻率，因而設計了一個5分頻模塊使時鐘為10MHz。內核運行的測試程序和數(shù)據(jù)以事先機器代碼的形式“固化”在一個程序模塊內替代ROM，系統(tǒng)可以像ROM一樣對其讀取數(shù)據(jù)和程序。P0－3輸出觀察數(shù)據(jù)，檢驗程序是否正確執(zhí)行。驗證結果表明，內核能正確執(zhí)行加載的程序并穩(wěn)定運行在10MHz的頻率上。