隨著工藝節(jié)點和裸片尺寸不斷縮小，采用倒裝芯片封裝IC器件的消費(fèi)電子產(chǎn)品的數(shù)量日益增加。但是，倒裝芯片封裝制造規(guī)則還沒有跟上工藝技術(shù)發(fā)展的步伐。 本文介紹了用芯片-封裝協(xié)同設(shè)計方法優(yōu)化SoC的過程。
    隨著工藝節(jié)點和裸片尺寸不斷縮小，采用倒裝芯片封裝IC器件的消費(fèi)電子產(chǎn)品的數(shù)量日益增加。但是，倒裝芯片封裝制造規(guī)則還沒有跟上工藝技術(shù)發(fā)展的步伐。

    因此需要一種更精確、更高效的I/O接口設(shè)計方法，特別是針對倒裝芯片設(shè)計的I/O接口設(shè)計方法。這種一體化芯片-封裝協(xié)同設(shè)計方法應(yīng)允許開展早期的可行性研究，還要能優(yōu)化封裝和芯片接口設(shè)計，同時能滿足芯片和封裝需要的嚴(yán)格約束條件。

    目前，大多數(shù)倒裝芯片設(shè)計公司都采用內(nèi)部方法進(jìn)行倒裝芯片規(guī)劃。這種方法主要利用電子表格捕獲和存儲設(shè)計輸入和約束。公司自己開發(fā)腳本處理電子表格中的數(shù)據(jù)，并產(chǎn)生指令去指導(dǎo)設(shè)計實現(xiàn)。這種方法通常是從一個簡單的系統(tǒng)開始，然后隨著設(shè)計復(fù)雜性的提高，逐漸發(fā)展成為一套復(fù)雜的格式和腳本。

    這種方法有許多缺點。首先，這種系統(tǒng)的維護(hù)費(fèi)用昂貴并會降低設(shè)計師的產(chǎn)能。第二，電子表格在設(shè)計描述方面有很大的局限性。第三，腳本缺乏綜合能力，無法執(zhí)行假設(shè)分析，也無法對設(shè)計進(jìn)行成本、性能和可靠性方面的優(yōu)化。第四，基于電子表格和腳本的系統(tǒng)不能精確預(yù)測設(shè)計的最終實現(xiàn)。

協(xié)同設(shè)計環(huán)境

    隨著裸片的不斷縮小以及I/O數(shù)量和速度的不斷提高，芯片和封裝之間的接口很快成為了設(shè)計中約束最嚴(yán)格的部分。能夠及時并且同時設(shè)計出高質(zhì)量和低成本的封裝與芯片可以實現(xiàn)完全不同于普通或故障芯片的成功產(chǎn)品。

    因此需要一種一體化的芯片-封裝協(xié)同設(shè)計系統(tǒng)，這種系統(tǒng)要使用工業(yè)標(biāo)準(zhǔn)的數(shù)據(jù)庫OpenAccess，并能與第三方封裝和接口實現(xiàn)工具相接。這種一體化設(shè)計環(huán)境能讓設(shè)計師在單個數(shù)據(jù)庫中查看和操作芯片與封裝數(shù)據(jù)。由于設(shè)計數(shù)據(jù)庫包含了完整的封裝和芯片實現(xiàn)數(shù)據(jù)，這種數(shù)據(jù)庫可以同時供芯片和封裝設(shè)計小組使用。

    Tcl接口允許用戶開發(fā)Tcl腳本來探測設(shè)計數(shù)據(jù)，產(chǎn)生數(shù)據(jù)報告，并實現(xiàn)設(shè)計流程的自動化。通過使用數(shù)據(jù)庫或LEF/DEF等標(biāo)準(zhǔn)接口還可以在協(xié)同設(shè)計環(huán)境和第三方芯片與封裝實現(xiàn)工具之間實現(xiàn)數(shù)據(jù)交換。

    高效的封裝和芯片協(xié)同設(shè)計解決方案必須具有快速建立原型的能力，因為需要在設(shè)計周期早期就做出封裝決策，此時設(shè)計網(wǎng)表和/或物理庫還沒有準(zhǔn)備好。預(yù)測最終實現(xiàn)的精度也很重要。如果沒有足夠的精度，在原型設(shè)計或規(guī)劃階段做出的設(shè)計決策可能導(dǎo)致實現(xiàn)困難，從而嚴(yán)重影響出帶時間。

    保守的規(guī)劃可能不必要的增加封裝成本。協(xié)同設(shè)計系統(tǒng)需要允許用戶開發(fā)出多種場景來讓設(shè)計師測試不同的封裝方案。有了這種功能后，用戶可以用不同的基底堆疊方法建立原型設(shè)計，并通過可行性檢查找到最便宜的封裝解決方案。

    任何設(shè)計參數(shù)變化都是遞增的，設(shè)計可以用修改后的設(shè)置自動更新。例如，如果用戶想試驗具有較少層數(shù)的基底、或較小BGA、或不同比例的I/O焊盤單元，用戶可以在短短幾分鐘內(nèi)導(dǎo)入/產(chǎn)生一種新的基底堆疊方案，或產(chǎn)生另一個BGA，或建立一套新的I/O單元原型。不同的設(shè)計解決方案可以保存為獨(dú)立的數(shù)據(jù)庫供比較和設(shè)計審查。還可以從可行性和成本方面對每種設(shè)計進(jìn)行評估。

    任何規(guī)劃工具需要與最終實現(xiàn)有很好的相關(guān)性。一個規(guī)劃只有能夠順利地實現(xiàn)才是完美的。在采用傳統(tǒng)方法時，封裝版圖設(shè)計師必須用手工方式確認(rèn)封裝的可布線性。這樣做將延長項目時間，并增加用于評估的封裝數(shù)量。

    集成化的芯片-封裝協(xié)同設(shè)計環(huán)境應(yīng)包含自動化的封裝可行性布線器，用于對許多封裝進(jìn)行快速和精確的評估。這種封裝可行性分析是減少設(shè)計小組與封裝供應(yīng)商之間工程反復(fù)的關(guān)鍵。

    由于大多數(shù)封裝修改和確認(rèn)可以在同一個封裝-芯片協(xié)同設(shè)計環(huán)境中完成，因此詳細(xì)的封裝版圖只是在最終的版圖實現(xiàn)和驗證時才需要。

    如今大多數(shù)倒裝芯片設(shè)計依賴于以前人們熟知的良好凸點圖案。這種“一成不變”的解決方案可能導(dǎo)致嚴(yán)重的過度設(shè)計，并且增加不必要的封裝成本。

    集成式的倒裝芯片封裝協(xié)同設(shè)計解決方案，提供從自動到完全定制的一整套創(chuàng)建功能。它能自動綜合在所選封裝中可布線的凸點覆蓋宏(bump-cover macro)，并滿足SPG(信號到電源和地)約束條件,還能從文件格式導(dǎo)入定制的凸點覆蓋宏。

    此外，穩(wěn)固可靠的版圖編輯器能讓用戶在GUI中直觀地創(chuàng)建和編輯凸點覆蓋宏。在具有凸點覆蓋宏庫的情況下，系統(tǒng)可以為設(shè)計選擇最佳的宏，從而實現(xiàn)更小的裸片面積、更少的封裝布線層以及更好的電源與地分布。

    這種系統(tǒng)中使用的綜合方法可以確定最優(yōu)的凸點版圖，形成最高性價比的解決方案，并滿足最嚴(yán)格的約束條件。

    集成式芯片-封裝協(xié)同設(shè)計規(guī)劃環(huán)境的一個最重要優(yōu)點是，它能同時從封裝和芯片的角度考慮約束條件。當(dāng)約束中存在沖突時，工具需要作出智能仲裁。

    在圖1所示的設(shè)計例子中，裸片正在向新技術(shù)移植，現(xiàn)有封裝接口需要盡可能多地得到再利用。在本例中，上述封裝球分配可以從電子表格中得到，其中封裝東側(cè)和西側(cè)的球分配是固定的，它們到PCB的接口將被再利用。

圖1 帶有固定封裝和芯片約束的裸片移植樣例

   由于時序約束的原因，芯片北側(cè)是固定的接口。因此北側(cè)的封裝球需要重新分配，以匹配固定的芯片接口。

    在芯片的南側(cè)，設(shè)計師可以自由地優(yōu)化封裝球分配和芯片I/O焊盤布局。用白色高亮顯示的區(qū)域具有固定的芯片或封裝約束。

    這里的挑戰(zhàn)在于，自動設(shè)計芯片I/O焊盤的版圖、倒裝芯片的凸點和封裝球，并且同時滿足芯片和封裝中的固定約束。在沒有一體化協(xié)同設(shè)計工具的條件下，這項工作需要花上數(shù)周的人工設(shè)計時間。芯片或封裝側(cè)的任何后續(xù)變化可能還需要好幾天的數(shù)據(jù)同步。

    一體化芯片-封裝協(xié)同設(shè)計系統(tǒng)可以同時處理封裝和芯片約束。芯片和封裝之間的數(shù)據(jù)同步可以由約束主導(dǎo)的I/O布局、凸點分配和封裝球分配引擎自動完成。

圖2 利用一體化芯片-封裝協(xié)同設(shè)計系統(tǒng)滿足封裝和芯片約束條件

    圖2(a)是在沒有封裝約束的初始芯片I/O布局后的設(shè)計狀態(tài)。由于采用了固定封裝球，封裝是不可布線的。

    圖2(b)是在東側(cè)和西側(cè)完成封裝主導(dǎo)的I/O布局后的結(jié)果，其中I/O單元被替換了，凸點也重新進(jìn)行了分配，以確保到固定封裝球的可布線性。

    圖2(c)是在芯片北側(cè)完成芯片主導(dǎo)的封裝球分配后的結(jié)果，其中封裝球進(jìn)行了重新分配，以確保到芯片上固定I/O接口的可布線性。

    圖2(d)是設(shè)計完成后的結(jié)果，其中工具已經(jīng)自動完成芯片I/O布局、凸點分配以及南側(cè)封裝球分配的優(yōu)化工作。受約束的自動化操作可在數(shù)分鐘或數(shù)小時內(nèi)完成這項任務(wù)，而相應(yīng)的人工操作則需要花費(fèi)數(shù)天、甚至數(shù)周的時間。

設(shè)計修改

    設(shè)計修改可能發(fā)生在設(shè)計規(guī)劃階段的早期，也可能晚至出帶之前發(fā)生。在傳統(tǒng)環(huán)境中完成修改是很痛苦的，因為它需要大量人工工作。另外，在芯片和封裝之間還存在數(shù)據(jù)不一致的風(fēng)險。

    使用單個數(shù)據(jù)庫的一體化芯片-封裝協(xié)同設(shè)計解決方案可以自動處理ECO(工程更改單)。如果修改可以向下貫徹設(shè)計層次，不破壞硬件設(shè)計約束，那么封裝修改就是可接受的。封裝和芯片版圖是自動更新的。

    同樣的，如果可行的話，芯片設(shè)計修改可以向上貫徹到封裝層。當(dāng)芯片和封裝約束之間存在沖突時，工具可以向用戶提供在芯片與封裝之間進(jìn)行仲裁的方法。最重要的是，由于ECO是在單個數(shù)據(jù)庫中處理的，因此它能保證芯片和封裝之間的數(shù)據(jù)一致性，并且內(nèi)置數(shù)據(jù)檢查器可確保設(shè)計具有純凈的LVS(版圖對原理圖)。

本文小結(jié)

    現(xiàn)在，一個大型SoC設(shè)計的出帶要求先進(jìn)的底層規(guī)劃工具。倒裝芯片規(guī)劃正是沿著相似的路線演變。SoC設(shè)計需要更精確和更高效的I/O接口設(shè)計方法，特別是對于倒裝芯片設(shè)計。這種一體化芯片-封裝協(xié)同設(shè)計方法應(yīng)允許開展早期的可行性研究，還要能優(yōu)化封裝和芯片接口設(shè)計，同時能滿足芯片和封裝需要的嚴(yán)格約束條件。芯片協(xié)同設(shè)計解決方案正成為降低設(shè)計成本和滿足上市時間要求的一個獨(dú)特因素。