整合低功耗設(shè)計(jì)、驗(yàn)證和提高生產(chǎn)力的EDA工具將領(lǐng)先的設(shè)計(jì)、驗(yàn)證和實(shí)現(xiàn)技術(shù)與CPF相集成

　　Cadence Low-Power Solution是用于低功耗芯片的邏輯設(shè)計(jì)、驗(yàn)證和實(shí)現(xiàn)的完全集成的、標(biāo)準(zhǔn)化的流程，將領(lǐng)先的設(shè)計(jì)、驗(yàn)證和實(shí)現(xiàn)技術(shù)與Si2Common Power Format(CPF)相集成，為IC工程師提供端到端的低功耗設(shè)計(jì)方案。CPF是在設(shè)計(jì)過程初期詳細(xì)定義節(jié)約功耗技術(shù)的標(biāo)準(zhǔn)化格式。通過在整個(gè)設(shè)計(jì)過程中保存低功耗設(shè)計(jì)意圖，該解決方案避免了費(fèi)力的人工操作，大大降低了與功耗相關(guān)的芯片故障，并在設(shè)計(jì)過程初期提供功耗的可預(yù)測(cè)性。

　　Cadence Low-Power Solution通過在CPF規(guī)范中建立一個(gè)設(shè)計(jì)功耗意圖的單一的表示法，解決在低功耗設(shè)計(jì)中多種設(shè)計(jì)方式混用所帶來的問題。這種表現(xiàn)法跨越了邏輯設(shè)計(jì)師、驗(yàn)證工程師和實(shí)現(xiàn)工程師所使用的Cadence LogicDesign Team Solution和DigitalImplementation解決方案，包括計(jì)劃和以指標(biāo)為驅(qū)動(dòng)的流程管理、仿真、邏輯綜合、等效驗(yàn)證、測(cè)試、布局、布線和電壓降分布分析。能夠讓由多類型專家構(gòu)成的整個(gè)項(xiàng)目團(tuán)隊(duì)以包含了低功耗意圖的共同的設(shè)計(jì)角度開始工作，還大幅提高了設(shè)計(jì)可預(yù)測(cè)性，并將芯片故障的風(fēng)險(xiǎn)降到最低。
　　
　　高性能、編譯時(shí)間快的ISE WEBPACK 9．1 i設(shè)計(jì)套件可將硬件實(shí)現(xiàn)速度提高6倍，將動(dòng)態(tài)功耗平均降低10％

　　ISE WebPACK 9．1i包含了使用廣泛的ISE Foundation軟件9．1i版的所有特性，可進(jìn)行HDL輸入、綜合、物理實(shí)現(xiàn)和驗(yàn)證，并可對(duì)嵌入式、數(shù)字信號(hào)處理(DSP)和實(shí)時(shí)調(diào)試設(shè)計(jì)流程進(jìn)行全面支持，可將硬件實(shí)現(xiàn)速度提高6倍，新的功耗優(yōu)化功能可將動(dòng)態(tài)功耗平均降低10％。

　　SmartCompile技術(shù)可幫助設(shè)計(jì)人員解決每次做少量修改時(shí)都要對(duì)整個(gè)設(shè)計(jì)進(jìn)行重新實(shí)施的問題。分區(qū)技術(shù)利用粘貼一剪切功能自動(dòng)準(zhǔn)確保持現(xiàn)有布局和布線并縮短再實(shí)施時(shí)間，從而把設(shè)計(jì)周期后期進(jìn)行的少量設(shè)計(jì)更改而帶來的影響降到最小；通過采用此前設(shè)計(jì)實(shí)施已完成的結(jié)果，SmartGuide技術(shù)可將少量設(shè)計(jì)修改再實(shí)施所需要的時(shí)間大大縮短；利用SmartPreview技術(shù)，用戶可以中止并重新恢復(fù)布局布線過程，并保存中間結(jié)果來評(píng)估設(shè)計(jì)狀態(tài)。通過預(yù)覽實(shí)施過程中生成的信息，如布線狀態(tài)和時(shí)序結(jié)果，用戶不必等待整個(gè)實(shí)施過程結(jié)果就可以做出重要的折中方案。

　　用戶界面的增強(qiáng)功能包括：Tcl命令控制臺(tái)使設(shè)計(jì)人員可輕易地從ISE圖形用戶界面轉(zhuǎn)換到命令行環(huán)境；源代碼兼容性功能可識(shí)別重建結(jié)果所必需的文件，并支持導(dǎo)入和輸出，方便源代碼控制。

　　ISE WebPACK 9．1i中的擴(kuò)展時(shí)序收斂工具環(huán)境是一個(gè)虛擬的“時(shí)序收斂工具艙”，支持約束輸入、時(shí)序分析、平面布局規(guī)劃和報(bào)告視圖之間的直觀交叉探查，因此設(shè)計(jì)人員可以更容易地分析時(shí)序問題。集成時(shí)序收斂流程集成了增強(qiáng)的物理綜合工具，改善了綜合和布局時(shí)序間的時(shí)序相關(guān)性，從而可以獲得質(zhì)量更高的結(jié)果。

　　綜合技術(shù)(XST)和布局布線功能所提供的功耗優(yōu)化功能可使Spartan-3系列FPGA產(chǎn)品的動(dòng)態(tài)功耗平均降低10％。XST提供了功耗敏感的邏輯優(yōu)化，可對(duì)乘法器、加法器和BRAM塊進(jìn)行宏處理。物理實(shí)施算法采用功耗優(yōu)化的布局策略以及器件內(nèi)電容較低的網(wǎng)絡(luò)，可以在不犧牲性能的情況下將功耗降到盡可能低。