成品率下滑已成為當今納米集成電路設計中面臨的最大挑戰(zhàn)之一。如何在研發(fā)高性能IC 同時保證較高的成品率已成為近年來學術界及工業(yè)界關注的熱點問題。

一 芯片成品率

在電子產品生產中，成品率問題由于與生產成本以及企業(yè)利潤直接相關，一直以來受到業(yè)界的廣泛關注。如果產品的成品率過低，將會使生產成本陡然上升，不僅造成企業(yè)利潤減少，而且還會降低產品的市場競爭力，甚至造成整個產品項目的失敗。

成品率問題的重要性同樣也體現在作為電子產品及IT 產業(yè)的支撐產業(yè)——集成電路(IC)的設計和生產中。而且，在　IC 的設計和生產中成品率問題顯得更加突出，這主要與IC 設計及制造的特點有關。首先，集成電路生產工藝十分復雜，一個芯片的產生往往要經過幾十甚至上百道工藝步驟，生產周期較長，在整個制造過程中任何一個工藝步驟上的偏差都將會對產品成品率造成影響。其次，集成電路生產的投資巨大，一條普通生產線往往需上億美元，先進生產線的造價更是驚人。如果流片的成品率過低（30%以下），將缺乏市場競爭力，難以付諸批量生產。

成品率問題目前已成為影響IC 設計及制造企業(yè)投資風險的關鍵因素之一。因此，許多IC 開發(fā)項目甚至不惜適當降低IC 的性能指標來滿足成品率的要求，這樣至少可以使產品進入市場收回投資。

近年來，IT 產業(yè)的迅猛發(fā)展，為了追求IT 產品的高性能及便捷性，IC 規(guī)模不斷擴大，特征線寬不斷縮小，當前國際上CMOS 的主流工藝已由幾年前0.25μm 降至0.10μm 以下。90 納米及60 納米生產線正在成為下一代主流生產線，而成品率下滑已成為當今納米集成電路設計中面臨的最大挑戰(zhàn)之一。而且，隨著無線產品的大量應用，對帶寬及器件響應速度也提出了更高的要求，高性能的射頻集成電路及微波單片集成電路（RFIC、MMIC）的研發(fā)以及新材料、新工藝、新器件的大量采用為IC 設計帶來了前所未有的挑戰(zhàn)。這些因素大大增加了IC 制造過程中的不確定性，使得IC 產品的成品率更加難以控制。由于成品率問題的重要性，在當前的IC 研發(fā)中，對成品率問題的考慮已滲透到IC 設計制造的各個階段。如何在研發(fā)高性能IC 同時保證較高的成品率已成為近年來學術界及工業(yè)界關注的熱點問題。

二 借助EDA 技術提高成品率

影響IC 成品率的因素有很多，但主要來自兩個方面:第一是工藝線水平、材料特性及環(huán)境的影響。在IC 制造過程中如果工藝線不穩(wěn)定，將會導致制造結果與設計的偏差，使成品率降低。同時，不同材料有著不同的加工工藝，加工難度也不一樣，材料特性也是影響成品率的重要因素。而環(huán)境因素如溫度、濕度等也會對IC 的品質造成影響，從而引起成品率降低。在工藝方面最突出的就是缺陷對成品率的影響。缺陷是由于IC 工藝線不穩(wěn)定，使理想的IC 結構發(fā)生變化，如金屬條變形、粉塵顆粒與冗余物的出現等。針對這些問題主要通過改進、調整工藝線、進行工藝過程控制（SPC）來解決。

第二是來自設計方面的影響。如果在IC 設計中參數設計不合理，則會導致IC 性能上的缺陷，造成成品率過低。同樣在結構設計方面的不合理也會造成成品率問題。針對此類問題主要通過改進參數及結構設計，增加冗余結構設計等方法改善成品率。除了工藝線的調整與控制需完全在制造階段考慮外，其他有關成品率問題都可在IC 設計階段予以解決或者改善。由于在設計階段對成品率的問題進行充分考慮，可以有效避免成品率問題帶來的風險，因此面向高成品率設計的EDA 技術日益受到的重視。

目前，無論在工藝方面還是設計方面就利用EDA 技術提高成品率設計提出了許多有效的方法。這些方法主要的目的是解決以下三個問題：

1.減小設計與制造間的誤差。

主要是指由于工藝、材料、環(huán)境等因素的影響造成的誤差，主要通過改進工藝線、改善材料及環(huán)境、提高模型精度（建立考慮多種因素的元器件仿真模型）等達到使設計參數與加工后的參數基本一致。例如，在超深亞微米工藝下利用統(tǒng)計學技術，通過對測試數據進行統(tǒng)計學分析及Monte Carlo 仿真，針對參數偏差及失效點（缺陷）的統(tǒng)計分布特點建立統(tǒng)計學模型，以及在此基礎進行靈敏度分析、成品率分析、優(yōu)化以有效提高成品率；又如利用OPC（光學校正）技術，可對在光刻過程中產生的與原設計不一致的不規(guī)則幾何圖形進行校正，以減小與原設計的誤差。再如超深亞微米工藝下，隨著頻率提高、特征尺寸減小帶來互連線的各種高頻效應，由此產生了信號完整性等許多復雜的問題，導致設計參數的偏離。建立有效的互連線模型和實現互連線網快速模擬，這也是面向高成品率設計目前亟待解決的一個重要問題。

2.成品率估計。

即在投片生產之前，根據工藝及設計的具體情況，利用EDA 工具對成品率進行預測，如果成品率達不到預定指標，則需采取進一步改進設計、調整工藝等措施，提高成品率，降低投資風險。如在超大規(guī)模集成電路（VLSI）設計中，為了避免工藝缺陷對成品率的影響，通過對缺陷的統(tǒng)計分布情況進行分析，從中得出成品率估計結果。

3.成品率優(yōu)化。

在成品率較低的情況下，采用一些工具對成品率結果進行優(yōu)化（主要指對設計的優(yōu)化）。如：設計中心法（Design Centering），通過將設計參數值調整到參數值分布區(qū)域的中心，以避免工藝中的隨機擾動引起的對電路性能的影響，從而使成品率提高。

三 常用成品率設計算法

目前成品率分析及優(yōu)化的方法大致可分為兩類，一種是數值方法，根據電路方程的特點對成品率進行估算及優(yōu)化，具有運算速度快、估計結果精確的特點，但是其靈活性差，難以應用于復雜電路中；另一種是統(tǒng)計方法，主要是Monte Carlo 方法及其改進方法，這種方法簡單靈活，可用于復雜電路的成品率分析及優(yōu)化，但是其準確性依賴于仿真模型的準確性及仿真次數，而且其運算效率也與模型的復雜程度及仿真次數有關。

1.數值方法

基于數值算法（國外有的文獻也稱之為幾何算法）的成品率分析及優(yōu)化技術的研究早在上世紀六七十年代已開展了大量研究，當時主要是針對電路中的成品率問題及容差分析等問題。隨著集成電路的出現，這些算法大多數也沿用于集成電路成品率的分析與優(yōu)化中。數值方法具有運行效率高、計算精確等特點，目前仍在IC 設計中具有重要的地位。

基于數值方法的成品率分析算法的基本原理是：根據電路設計的性能指標及電路方程，計算出可以接受的電路（符合成品指標的電路）其設計參數的分布區(qū)域（以下簡稱可接受區(qū)），然后通過比較可接受區(qū)與電路設計參數在制造過程的誤差范圍的分布區(qū)（簡稱參數分布區(qū)），得出對當前設計參數下成品率的估計值，如果成品率過低，可以通過調整設計參數值，改變參數分布區(qū)，以提高成品率（成品率優(yōu)化）。數值方法的原理雖然簡單，但是在實際的電路設計中，存在許多問題：一是參數維數問題，電路參數往往多達幾十甚至上百個，要分析求解的可接受區(qū)域及參數分布區(qū)是一個超橢圓（Hyperellipsoid），隨著電路參數的增加，電路分析的工作量成幾何指數增長，這為成品率的最終分析求解帶來很大困難。二是電路方程的復雜性，隨著IC 性能指標的提高，及新材料、新器件的應用，在分析中需考慮的因素也越來越多，如：耦合、色散、趨膚效應等，電路方程的求解難度大大增加，這可能導致最終的成品率問題無法求解。當然，可以采用一些簡并公式和簡化方法進行處理，但是這將使成品率分析及優(yōu)化結果的準確性（在成品率問題中主要注重準確性，即結果與實際的一致性，而不是精確性，即對精度要求并不太嚴格）大打折扣。三是響應函數的形狀問題，在成品率優(yōu)化中，目前主要采用牛頓法、最小二乘法及其改進算法等，針對響應函數呈凸狀時，可以較快收斂，得到優(yōu)化結果，而不適用于響應函數呈凹狀的情況。目前在成品率分析及優(yōu)化中常用的算法有線性切割法、單純形逼近法、模擬退火法、拉丁方法、橢圓法（Ellipsoidal technique ）等。

近年來，由于IC 技術的飛速發(fā)展，依靠純數值方法進行成品率的分析與優(yōu)化方法，特別是在遇到高階微分方程求解及物理效應分析時，已經力不從心，在許多應用中受到了限制。隨著計算機技術的發(fā)展，建模仿真技術的大量應用，基于統(tǒng)計學技術的IC 成品率分析優(yōu)化工具逐漸成為現在EDA 中的主流成品率工具。

2.統(tǒng)計學方法（統(tǒng)計設計方法）

基于統(tǒng)計學的成品率分析及優(yōu)化算法（在有的文獻中稱之為統(tǒng)計設計方法）的核心是蒙特卡羅（Monte Carlo ）方法。蒙特卡羅方法又稱為計算機隨機模擬方法，是一種基于“隨機數”的計算方法。這一方法源于美國在第一次世界大戰(zhàn)中研制原子彈的“曼哈頓計劃”。該計劃的主持人之一，數學家馮·諾伊曼用馳名世界的賭城——摩納哥的Monte Carlo ——來命名這種方法，為它蒙上了一層神秘色彩。其實Monte Carlo 方法的基本思想很早以前就被人們所發(fā)現和利用，早在17 世紀，人們就知道用事件發(fā)生的“頻率”來決定事件的“概率”。19 世紀人們用投針試驗的方法來決定圓周率л。上世紀40 年代電子計算機的出現，特別是近年來高速電子計算機的出現，使得用數學方法在計算機上大量、快速地模擬這樣的試驗成為可能。

科技計算中的問題比這要復雜得多。比如金融衍生產品（期權、期貨、掉期等）的定價及交易風險估算，問題的維數（即變量的個數）可能高達數百甚至數千。對這類問題，難度隨維數的增加呈指數增長，這就是所謂的“維數的災難（Course Dimensionality）”，傳統(tǒng)的數值方法難以對付(即使使用速度最快的計算機)。Monte Carlo 方法能很好地用來對付維數的災難，因為該方法的計算復雜性不再依賴于維數。從而使得以前那些本來是無法計算的問題現在也能夠得到解決。以前，有許多電路成品率方法是建立在非線性規(guī)劃的基礎上的，如:線性切割法、單純形逼近法等。這些方法將成品率問題轉化為求解約束極值問題，雖然在數學模型建立方面相對比較簡單，但是計算上十分繁復。隨著電路產品規(guī)模的擴大，參與計算的電路參數越來越多，約束函數越來越復雜，這些方法已不適于電路成品率的計算。

隨著計算機技術的迅速發(fā)展，在上個世紀六七十年代出現了一種新的電路成品率分析方法——蒙特卡羅成品率分析方法。這種方法根據蒙特卡羅方法的基本思想，通過計算機隨機模擬來計算電路產品的成品率，對于規(guī)模較大且比較復雜的電路可在較短的時間內得出分析結果，從而大大地提高了電路成品率分析的效率。蒙特卡羅成品率分析方法至今仍然是一種普遍應用的電路成品率分析方法。

按蒙特卡羅法求出的成品率僅為實際成品率的近似統(tǒng)計估值，而且這一近似統(tǒng)計估值與參數抽樣規(guī)模的大小有關。抽樣規(guī)模越大，統(tǒng)計估值越精確。一般，為獲得合理的估值，需要進行上百次乃至千次試驗。這對大規(guī)模電路網絡來說，電路分析所花費的計算成本是相當可觀的，這一點往往限制了蒙特卡羅法的應用范圍。單純應用蒙特卡羅法得不到最佳成品率、最佳額定參數及最佳容差。盡管如此，在電路的統(tǒng)計設計中，蒙特卡羅法仍是一個最基本的方法，并且具有顯著的優(yōu)點，如：雖然計算精度與抽樣規(guī)模成平方關系，但抽樣規(guī)模與待求參數的數量無關；方法本身比較簡單，易于編程；蒙特卡羅法與產品的可接受區(qū)的形狀即是否為凸域無關，這對于將此方法應用到成品率的最優(yōu)化問題無疑是一優(yōu)點。由于上述優(yōu)點，蒙特卡羅法至今在電路統(tǒng)計設計中仍然是被人們普遍應用的、強有力的方法。

基于蒙特卡羅方法的成品率算法的基本原理：首先根據電路中參數的特點對參數分布情況進行假設（一般是具有特定參數的正態(tài)分布），利用計算機偽隨機數算法產生一批服從于假設分布的樣本點，將樣本點值代入電路仿真模型，進行電路仿真，通過比較仿真結果與預定的成品合格指標，對合格樣本點進行統(tǒng)計，那么合格樣本點數與總樣本點數的比值就是成品率的估計值。

雖然蒙特卡羅方法原理比較簡單，但是在實際應用中需要解決以下幾個關鍵問題：

2.1.假設分布與實際分布的一致性。

由于電路參數的實際分布需要通過大量的測試才能獲得，所以在實際應用中往往采用假設分布代替實際分布，那么假設分布狀況與實際分布的偏差大小成為成品率估計準確性的關鍵。而且實際應用中往往采用改進算法，這些算法大多根據假設的分布情況進行推導，以減少仿真次數。如果假設分布與實際分布之間差別較大，可能使最終成品率估計結果出現錯誤。

2.2.仿真次數。

目前在一般的基于蒙特卡羅的成品率分析中仿真次數為200 次～2000 次。由于蒙特卡羅方法的精度與仿真次數的平方成正比，也就是說仿真次數越多，成品率估計越準確。然而，隨著仿真次數的增加，整個成品率分析的時間大大增加。尤其是針對比較復雜的電路，仿真一次時間較長，可能造成一次成品率分析需要幾天的時間，這為后面的成品率改進工作帶來極大的不便。仿真次數問題是影響成品率分析算法性能的關鍵問題，目前主要從兩個方面解決，一是通過設計抽樣策略，通過對挑選具有參數分布特征的樣本點進行仿真，以減少仿真次數，如：系統(tǒng)抽樣法、重要抽樣法等。另一種方法通過減少單次仿真時間來提高成品率分析效率，主要是根據電路的仿真模型的特征，構建快速模型代替原模型進行仿真，如：采用人工神經網絡方法、模糊邏輯方法、統(tǒng)計模型等。

2.3.模型精確性問題。

EDA 工具是建立在電路元器件模型的基礎上的，模型的精確性直接影響到仿真結果的精確性，同樣在成品率分析中，如果模型精度較差，則會造成分析結果不準確，甚至是錯誤的結果。

由于統(tǒng)計設計方法具有不受電路特征限制、方法簡單靈活、計算準確等特點，已成為面向高成品率設計EDA 技術中的重要組成部分，當前許多國際上著名的大型EDA 工具軟件如：Agilent ADS、Cadence、Synopsys 等都集成了專門的統(tǒng)計學工具包或統(tǒng)計設計工具模塊，以滿足高成品率設計的要求。隨著集成電路技術的發(fā)展，設計難度的增大，基于統(tǒng)計設計方法的面向高成品率設計EDA 技術將在IC 設計中具有更好的用武之地。

四 發(fā)展前景

隨著IC 研發(fā)及制造企業(yè)的競爭日趨激烈，成品率問題作為影響企業(yè)經濟效益的關鍵因素，已成為IC 設計及制造企業(yè)提高產品市場競爭力的重要砝碼。目前在許多大型的IC 設計及制造企業(yè)配有專門的成品率團隊。而且出現了許多以解決成品率問題的集成電路設計服務公司。如PDF Solutions 公司就是一家專為晶圓廠和代工廠提供成品率優(yōu)化解決方案的供應商，而且目前正有意向EDA 領域拓展，并推出了一種工具pDfx，它可在數字IC 設計過程的物理綜合階段改善設計并提高成品率，預計該軟件的年使用費為15 萬美元。

EDA 工具開發(fā)方面更是掀起一股熱潮，自2002 年以來幾乎每年都有新的成品率EDA 工具發(fā)布，如：2003 年ChipMD 公司推出成品率優(yōu)化工具軟件DesignMD ，可根據加工數據統(tǒng)計和操作條件調整模擬/混合信號器件晶體管的尺寸，使成品率提高30% ，性能提高50%。該軟件可運行在Unix 和Linux 平臺下，其一年使用期的定價為5 萬美元。而且近年來許多老牌的EDA 公司Cadence 、Synopsys 等也紛紛推出成品率優(yōu)化工具包，如：Cadence 公司推出的Encounter Diagnostics 工具，Silvaco 公司推出的SPayn 等。而且值得一提是一些小型EDA 公司單純以DFY(Design for Yield) 統(tǒng)計設計工具為產品，取得十分喜人的市場業(yè)績，如：ZKOM 公司的Crystal Yield, ChipMD 公司的DesignMD 等，由此可見基于統(tǒng)計技術的DFY 技術備受業(yè)界推崇，而且統(tǒng)計DFY-EDA 具有較好的市場前景。面向高成品率設計的EDA 工具已成為EDA 軟件業(yè)一個新的增長點。

目前國內在這方面已開展了相當多的研究，如西安電子科技大學在缺陷導致的IC 功能成品率問題方面的研究、浙江大學在利用光學校正技術（OPC）改善IC 成品率的研究等都取得較好的成果。但是由于我們國內EDA 軟件產業(yè)發(fā)展起步較晚，目前國內具有自主知識產權的商用面向高成品率設計的EDA 工具尚不多見。我國集成電路產業(yè)正處于高速發(fā)展階段，當前進一步開展面向高成品率設計的EDA 技術研究以及完善EDA 工具軟件的研制對提升我國集成電路技術水平及IC 設計制造企業(yè)競爭力具有十分重要的意義，而且對我國EDA 軟件產業(yè)的發(fā)展也具有巨大的推動作用。

來源:ks990次