目前電路設計越來越火熱，電路設計軟件的學習顯得更加重要。本文主要內容在于闡述如何在電路設計軟件protel中新建原理圖文檔、protel元器件間距和安裝尺寸探討，以及介紹Protel到Allegro轉化的方法。

一、protel如何新建(創(chuàng)建)原理圖文檔

PROTEL如何創(chuàng)建新的原理圖(SCH)文檔呢，這是初學PROTEL需要學習的課題。下面我來詳細講解一下步驟及流程。

第一:file--new---目錄設置

如上圖，Browse處，可以自已設置想要創(chuàng)建文檔的路徑。

第二步:在如下圖的"Documents"里頭，右鍵---"new"

第三步：選擇你要創(chuàng)建的文檔，可以是SCH，PCB，Library,report,txt等文檔。

如上圖的位置還可以原理圖更改名稱。

二、protel設計之元器件的間距與安裝尺寸

(1)元器件的引腳間距

元器件不同，其引腳間距也不相同。但對于各種各樣的元器件的引腳間距大多都是：100mil(英制)的整數倍(1mil=l&TImes;10(-3立方)in=25.4&TImes;10(-6次方)m)，常將100mil作為1間距。

在PCB設計中必須準確弄清元器件的引腳間距，因為它決定著焊盤放置間距。對于非標準器件的引腳間距的確定最 直接的方法就是：使用游標卡尺進行測量。常用元器件的引腳間距如圖所示。

常用元器件的引腳間距

a)DIPICb)TO-92型三極管c)1/4w型電阻器d)某微調電阻

(2)元器件的安裝尺寸

是根據引腳間距來確定焊孔間距。它有軟尺寸和硬尺寸之分。軟尺寸是基于引腳能夠彎折的元器件，故設計該類器件的焊接孔距比較靈活;而硬尺寸是基于引腳不能彎折的元器件，其焊接孔距要求相當準確。設計PCB時，元器件的焊孔間距的確定可用CAD軟件中的標尺度量工具來測量。

三、99se之PLD設計

ProtelAdvancedPLD是融合于Protel集成開發(fā)環(huán)境的一個高效、通用的可編程邏輯器件設計工具，為邏輯器件設計提供了許多方便快捷的設計手段。

ProtelAdvancedPLD包含三個專為PLD設計工作定制的EDA/Client服務器：文本專家─具有語法認識功能的文本編輯器;PLD─用來編譯和仿真設計結果;Wave─用來觀察仿真波形。

具體特點如下：

.方便的文本專家和語法幫助器;

.支持多種設計描述方法：布爾方程式、狀態(tài)機和真值表;

.支持從原理圖輸入并直接編譯;

.支持從原理圖輸入PLD設計，并對原理圖直接進行編譯，生成標準的JEDEC文件;

.與器件無關的高級CUPL硬件描述語言;

.快速強大的編譯器;

.方便直觀的仿真波形編輯器;

.產生JEDEC工業(yè)標準的下載文件;

.廣泛的器件支持。

四、Protel到Allegro轉化的方法

在這過程當中碰到的問題大致可分為兩種：一是設計不很復雜，設計師只想借助CadenceCCT的強大自動布線功能完成布線工作;二是設計復雜，設計師需要借助信噪分析工具來對設計進行信噪仿真，設置線網的布線拓撲結構等工作。

對于第一種情況，要做的轉化工作比較簡單，可以使用Protel或Cadence提供的Protel到CCT的轉換工具來完成這一工作。對于第二種情況，要做的工作相對復雜一些，下面將這種轉化的方法作一簡單的介紹。

Cadence信噪分析工具的分析對象是CadenceAllegro的brd文件，而Allegro可以讀入合乎其要求的第三方網表，Protel輸出的Telexis格式的網表滿足Allegro對第三方網表的要求，這樣就可以將Protel文件注入Allegro。

首先，Allegro第三方網表在$PACKAGE段不允許有“.”;其次，在Protel中，我們用BasName[0:N]的形式表示總線，用BasName[x]表示總線中的一根信號，Allegro第三方網表中總線中的一根信號的表示形式為BasNameX，讀者可以通過直接修改Protel輸出的Telexis網表的方法解決這些問題。

Allegro在注入第三方網表時還需要每種類型器件的設備描述文件Device.txt文件，它的格式如下：

Package：packagetype

Class：classtype

Pincount：totalpinnumber

Pinused：。..

其中常用的是PACKAGE，CLASS，PINCOUNT這幾項。PACKAGE描述了器件的封裝，但Allegro在注入網表時會用網表中的PACKAGE項而忽略設備描述文件中的這一項。CLASS確定器件的類型，以便信噪分折，Cadence將器件分為IC，IO，DISCRETE三類。PINCOUNT說明器件的管腳數目。對于大多數器件，Device.txt文件中包含有這三項就足夠了。

有了第三方網表和設備描述文件，我們就可以將Protel中原理圖設計以網表的形式代入到CadencePCB設計軟件中，接下來，設計師就可以借助CadencePCB軟件在高速高密度PCB設計方面的強大功能完成自己的設計。

如果已經在Protel作了PCB布局的工作，Allegro的script功能可以將Protcl中的布局在Allegro中重現出來。在Protel中，設計師可以輸出一個Place&Pick文件，這個文件中包含了每個器件的位置、旋轉角度和放在PCB頂層還是底層等信息，可以通過這個文件很方便的生成一個Allegro的script文件，在Allegro中執(zhí)行這個script就能夠重現Protel中的布局了，下面給出了完成Place&Pick文件到AllegroScript文件轉化的C++代碼，筆者使用這段代碼，僅用了數分鐘就將一個用戶有800多個器件的PCB板布局在Allegro重現出來。

以上就是對protel的分享。