目前電路設(shè)計(jì)越來越火熱，電路設(shè)計(jì)軟件的學(xué)習(xí)顯得更加重要。本文主要內(nèi)容在于闡述如何在電路設(shè)計(jì)軟件protel中新建原理圖文檔、protel元器件間距和安裝尺寸探討，以及介紹Protel到Allegro轉(zhuǎn)化的方法。

一、protel如何新建(創(chuàng)建)原理圖文檔

PROTEL如何創(chuàng)建新的原理圖(SCH)文檔呢，這是初學(xué)PROTEL需要學(xué)習(xí)的課題。下面我來詳細(xì)講解一下步驟及流程。

第一:file--new---目錄設(shè)置

如上圖，Browse處，可以自已設(shè)置想要?jiǎng)?chuàng)建文檔的路徑。

第二步:在如下圖的"Documents"里頭，右鍵---"new"

第三步：選擇你要?jiǎng)?chuàng)建的文檔，可以是SCH，PCB，Library,report,txt等文檔。

如上圖的位置還可以原理圖更改名稱。

二、protel設(shè)計(jì)之元器件的間距與安裝尺寸

(1)元器件的引腳間距

元器件不同，其引腳間距也不相同。但對(duì)于各種各樣的元器件的引腳間距大多都是：100mil(英制)的整數(shù)倍(1mil=l&TImes;10(-3立方)in=25.4&TImes;10(-6次方)m)，常將100mil作為1間距。

在PCB設(shè)計(jì)中必須準(zhǔn)確弄清元器件的引腳間距，因?yàn)樗鼪Q定著焊盤放置間距。對(duì)于非標(biāo)準(zhǔn)器件的引腳間距的確定最 直接的方法就是：使用游標(biāo)卡尺進(jìn)行測量。常用元器件的引腳間距如圖所示。

常用元器件的引腳間距

a)DIPICb)TO-92型三極管c)1/4w型電阻器d)某微調(diào)電阻

(2)元器件的安裝尺寸

是根據(jù)引腳間距來確定焊孔間距。它有軟尺寸和硬尺寸之分。軟尺寸是基于引腳能夠彎折的元器件，故設(shè)計(jì)該類器件的焊接孔距比較靈活;而硬尺寸是基于引腳不能彎折的元器件，其焊接孔距要求相當(dāng)準(zhǔn)確。設(shè)計(jì)PCB時(shí)，元器件的焊孔間距的確定可用CAD軟件中的標(biāo)尺度量工具來測量。

三、99se之PLD設(shè)計(jì)

ProtelAdvancedPLD是融合于Protel集成開發(fā)環(huán)境的一個(gè)高效、通用的可編程邏輯器件設(shè)計(jì)工具，為邏輯器件設(shè)計(jì)提供了許多方便快捷的設(shè)計(jì)手段。

ProtelAdvancedPLD包含三個(gè)專為PLD設(shè)計(jì)工作定制的EDA/Client服務(wù)器：文本專家─具有語法認(rèn)識(shí)功能的文本編輯器;PLD─用來編譯和仿真設(shè)計(jì)結(jié)果;Wave─用來觀察仿真波形。

具體特點(diǎn)如下：

.方便的文本專家和語法幫助器;

.支持多種設(shè)計(jì)描述方法：布爾方程式、狀態(tài)機(jī)和真值表;

.支持從原理圖輸入并直接編譯;

.支持從原理圖輸入PLD設(shè)計(jì)，并對(duì)原理圖直接進(jìn)行編譯，生成標(biāo)準(zhǔn)的JEDEC文件;

.與器件無關(guān)的高級(jí)CUPL硬件描述語言;

.快速強(qiáng)大的編譯器;

.方便直觀的仿真波形編輯器;

.產(chǎn)生JEDEC工業(yè)標(biāo)準(zhǔn)的下載文件;

.廣泛的器件支持。

四、Protel到Allegro轉(zhuǎn)化的方法

在這過程當(dāng)中碰到的問題大致可分為兩種：一是設(shè)計(jì)不很復(fù)雜，設(shè)計(jì)師只想借助CadenceCCT的強(qiáng)大自動(dòng)布線功能完成布線工作;二是設(shè)計(jì)復(fù)雜，設(shè)計(jì)師需要借助信噪分析工具來對(duì)設(shè)計(jì)進(jìn)行信噪仿真，設(shè)置線網(wǎng)的布線拓?fù)浣Y(jié)構(gòu)等工作。

對(duì)于第一種情況，要做的轉(zhuǎn)化工作比較簡單，可以使用Protel或Cadence提供的Protel到CCT的轉(zhuǎn)換工具來完成這一工作。對(duì)于第二種情況，要做的工作相對(duì)復(fù)雜一些，下面將這種轉(zhuǎn)化的方法作一簡單的介紹。

Cadence信噪分析工具的分析對(duì)象是CadenceAllegro的brd文件，而Allegro可以讀入合乎其要求的第三方網(wǎng)表，Protel輸出的Telexis格式的網(wǎng)表滿足Allegro對(duì)第三方網(wǎng)表的要求，這樣就可以將Protel文件注入Allegro。

首先，Allegro第三方網(wǎng)表在$PACKAGE段不允許有“.”;其次，在Protel中，我們用BasName[0:N]的形式表示總線，用BasName[x]表示總線中的一根信號(hào)，Allegro第三方網(wǎng)表中總線中的一根信號(hào)的表示形式為BasNameX，讀者可以通過直接修改Protel輸出的Telexis網(wǎng)表的方法解決這些問題。

Allegro在注入第三方網(wǎng)表時(shí)還需要每種類型器件的設(shè)備描述文件Device.txt文件，它的格式如下：

Package：packagetype

Class：classtype

Pincount：totalpinnumber

Pinused：。..

其中常用的是PACKAGE，CLASS，PINCOUNT這幾項(xiàng)。PACKAGE描述了器件的封裝，但Allegro在注入網(wǎng)表時(shí)會(huì)用網(wǎng)表中的PACKAGE項(xiàng)而忽略設(shè)備描述文件中的這一項(xiàng)。CLASS確定器件的類型，以便信噪分折，Cadence將器件分為IC，IO，DISCRETE三類。PINCOUNT說明器件的管腳數(shù)目。對(duì)于大多數(shù)器件，Device.txt文件中包含有這三項(xiàng)就足夠了。

有了第三方網(wǎng)表和設(shè)備描述文件，我們就可以將Protel中原理圖設(shè)計(jì)以網(wǎng)表的形式代入到CadencePCB設(shè)計(jì)軟件中，接下來，設(shè)計(jì)師就可以借助CadencePCB軟件在高速高密度PCB設(shè)計(jì)方面的強(qiáng)大功能完成自己的設(shè)計(jì)。

如果已經(jīng)在Protel作了PCB布局的工作，Allegro的script功能可以將Protcl中的布局在Allegro中重現(xiàn)出來。在Protel中，設(shè)計(jì)師可以輸出一個(gè)Place&Pick文件，這個(gè)文件中包含了每個(gè)器件的位置、旋轉(zhuǎn)角度和放在PCB頂層還是底層等信息，可以通過這個(gè)文件很方便的生成一個(gè)Allegro的script文件，在Allegro中執(zhí)行這個(gè)script就能夠重現(xiàn)Protel中的布局了，下面給出了完成Place&Pick文件到AllegroScript文件轉(zhuǎn)化的C++代碼，筆者使用這段代碼，僅用了數(shù)分鐘就將一個(gè)用戶有800多個(gè)器件的PCB板布局在Allegro重現(xiàn)出來。

以上就是對(duì)protel的分享。