首先，我們來回顧一下怎么判斷一個(gè)系統(tǒng)是共同時(shí)鐘，之前的博文提到，找時(shí)鐘樹，確定時(shí)鐘信號(hào)的關(guān)系，是判斷各種時(shí)序系統(tǒng)的關(guān)鍵。共同時(shí)鐘系統(tǒng)，一般有一個(gè)外部的晶振或者晶體，然后通過時(shí)鐘分配器分別連到系統(tǒng)的驅(qū)動(dòng)端和接收端(也可以是FPGA直接輸出不同的時(shí)鐘到驅(qū)動(dòng)端和接收端)，由外部時(shí)鐘線來控制系統(tǒng)的時(shí)序工作方式，叫共同時(shí)鐘系統(tǒng)。

共同時(shí)鐘系統(tǒng)還有一個(gè)特例就是內(nèi)同步時(shí)鐘系統(tǒng)，很多經(jīng)驗(yàn)不足的工程師，會(huì)把內(nèi)同步時(shí)鐘系統(tǒng)誤判成源同步時(shí)序，按照源同步時(shí)序的方式來進(jìn)行等長控制，導(dǎo)致時(shí)序設(shè)計(jì)錯(cuò)誤。

內(nèi)同步時(shí)鐘的時(shí)鐘信號(hào)是從驅(qū)動(dòng)端直接發(fā)到接收端的。之前的博文提到，共同時(shí)鐘系統(tǒng)時(shí)序裕量較小，頻率無法繼續(xù)提升的一個(gè)關(guān)鍵因素之一就是Tco，受限于工藝等因素，這個(gè)Tco很難做到太小，比如SDRAM的Tco max一般有5.4ns。內(nèi)同步時(shí)鐘系統(tǒng)把外部時(shí)鐘驅(qū)動(dòng)器換成了內(nèi)部的Buffer，這樣時(shí)鐘信號(hào)上的Buffer可以和數(shù)據(jù)信號(hào)的Buffer匹配起來可相互抵消，這樣器件的Tco的最大最小值之間的范圍可以減小，增加時(shí)序裕量，使得時(shí)序容易滿足。

圖1

內(nèi)同步時(shí)鐘系統(tǒng)容易和源同步搞混，其實(shí)把握一個(gè)原則就很容易區(qū)分，源同步時(shí)序一般都存在系統(tǒng)時(shí)鐘和數(shù)據(jù)組的Strobe信號(hào)，比如DQ和DQS和CLK之間的關(guān)系。而內(nèi)同步時(shí)鐘就只有一個(gè)驅(qū)動(dòng)端接收端共用的時(shí)鐘信號(hào)(在Mobile SDRAM中，信號(hào)名是SDCK)

所以內(nèi)同步時(shí)序在計(jì)算上，和共同時(shí)鐘類似，只是在不等式上多了一個(gè)變量，就是TCLK_FT : Clock的Flight time

內(nèi)同步時(shí)鐘的時(shí)序計(jì)算公式為：(當(dāng)時(shí)鐘與數(shù)據(jù)的傳播方向相同時(shí)為正方向)

Tco(max)+Tflight(max)+Tsetup-Tclk_ft+Tjitter+Tmargin

Tco(min)+Tflight(min)-Tclk_ft-Tmargin>Thold

這樣可通過調(diào)節(jié)Tclk_ft使時(shí)鐘處于最佳位置。同樣在外同步方式中也可以利用這一方法來調(diào)節(jié)時(shí)序。具體的調(diào)節(jié)方法在之前的案例中已經(jīng)進(jìn)行了介紹，大家可以參考。

總結(jié)：

從外部來看，內(nèi)同步和源同步方式一致，但是兩者的內(nèi)部結(jié)構(gòu)不同。源同步方式是在內(nèi)同步的結(jié)構(gòu)上在時(shí)鐘信號(hào)的Buffer之前增加了一個(gè)寄存器，芯片內(nèi)部對時(shí)鐘處理和數(shù)據(jù)的處理一樣。這樣時(shí)鐘可以跟著數(shù)據(jù)的速度變化，始終在數(shù)據(jù)中間。

而內(nèi)同步時(shí)鐘的本質(zhì)還是共同時(shí)鐘系統(tǒng)，時(shí)序計(jì)算和外部時(shí)鐘的共同時(shí)鐘系統(tǒng)一樣，只是在計(jì)算結(jié)果兩端要加上或者減去Tclk_ft。時(shí)序約束關(guān)系也是總長度最大最小值的方式，不是等長的方式。

內(nèi)同步時(shí)鐘增加了時(shí)序裕量調(diào)節(jié)的手段，并且因?yàn)榈窒薚co的影響，時(shí)序更加容易滿足。但是時(shí)序計(jì)算方法更加復(fù)雜，需要設(shè)計(jì)工程師進(jìn)行把握。

以上就是同步時(shí)鐘系統(tǒng)的簡介，趕緊回去試一試吧。