Verilog是描述復(fù)雜的硬件電路，設(shè)計(jì)人員總是將復(fù)雜的功能劃分為簡(jiǎn)單的功能，模塊是提供每個(gè)簡(jiǎn)單功能的基本結(jié)構(gòu)。設(shè)計(jì)人員可以采取“自頂向下”的思路，將復(fù)雜的功能模塊劃分為低層次的模塊。這一步通常是由系統(tǒng)級(jí)的總設(shè)計(jì)師完成，而低層次的模塊則由下一級(jí)的設(shè)計(jì)人員完成。自頂向下的設(shè)計(jì)方式有利于系統(tǒng)級(jí)別層次劃分和管理，并提高了效率、降低了成本。“自底向上”方式是“自頂向下”方式的逆過(guò)程。

　　使用Verilog描述硬件的基本設(shè)計(jì)單元是模塊（module）。構(gòu)建復(fù)雜的電子電路，主要是通過(guò)模塊的相互連接調(diào)用來(lái)實(shí)現(xiàn)的。模塊被包含在關(guān)鍵字module、endmodule之內(nèi)。實(shí)際的電路元件。Verilog中的模塊類似C語(yǔ)言中的函數(shù)，它能夠提供輸入、輸出端口，可以實(shí)例調(diào)用其他模塊，也可以被其他模塊實(shí)例調(diào)用。模塊中可以包括組合邏輯部分、過(guò)程時(shí)序部分。

　　那么UART的Verilog程序怎么設(shè)計(jì)呢？一起來(lái)了解一下關(guān)于接收模塊uart_receiver設(shè)計(jì)和發(fā)送模塊uart_transfer的設(shè)計(jì)。最后奉上UART串口通信協(xié)議的詳細(xì)介紹。

　　本次在設(shè)計(jì)UART的Verilog程序時(shí)，我們采用的UART通信協(xié)議是：1個(gè)起始位，8個(gè)數(shù)據(jù)位，無(wú)校驗(yàn)位，1個(gè)停止位。

　　波特率：我們采用9600波特率，但在FPGA分頻電路上我們產(chǎn)生了一個(gè)9600*16倍的波特率，即FPGA的16個(gè)脈沖接收一位PC端的數(shù)據(jù)。為當(dāng)采樣到RXD數(shù)據(jù)起始位信號(hào)有效時(shí)，0-7-15開(kāi)始計(jì)數(shù)，其中7為數(shù)據(jù)的中點(diǎn)，最穩(wěn)定的時(shí)刻。因此在此時(shí)采樣數(shù)據(jù)，能夠達(dá)到最穩(wěn)定的效果。

　　接收模塊uart_receiver設(shè)計(jì)

　　1）異步數(shù)據(jù)的同步化

　　由于PC和FPGA端的數(shù)據(jù)不同步，為了保證數(shù)據(jù)的同步，需要將外部輸入信號(hào)同步化。采用簡(jiǎn)單的D觸發(fā)器時(shí)序電路。

　　2）數(shù)據(jù)接收狀態(tài)機(jī)的設(shè)計(jì)

　　狀態(tài)機(jī)分配表：

　　R_IDLE：初始化等待狀態(tài)

　　R_START：接收到起始位0（還要判斷是否為數(shù)據(jù)抖動(dòng)）

　　R_SAMPLE：接收數(shù)據(jù)

　　R_STOP：等待停止位結(jié)束，回到初始化狀態(tài)

　　3）設(shè)計(jì)程序步驟：

　　兩段式狀態(tài)機(jī)

　　第一段：采用組合邏輯取判斷狀態(tài)轉(zhuǎn)換的條件

　　（1）在初始化狀態(tài)下檢測(cè)起始位，來(lái)實(shí)現(xiàn)狀態(tài)的轉(zhuǎn)換。R_IDLE

　　（2）判斷起始位是否抖動(dòng)，在中點(diǎn)檢測(cè)信號(hào)，當(dāng)計(jì)數(shù)結(jié)束（SMP_TOP）數(shù)據(jù)依然有效，則表示起始位的開(kāi)始。 R_START

　?。?）接收8位數(shù)據(jù)，采用在數(shù)據(jù)中點(diǎn)采樣。 R_SAMPLE

　　（4）UART結(jié)束位的等待，完成一幀數(shù)據(jù)的接收。 R_STOP

　　第二段：采用同步時(shí)序電路同步接收

　　最后輸出數(shù)據(jù)捕獲使能信號(hào)rxd_flag，作為后續(xù)模塊的捕獲使能信號(hào)。

　　發(fā)送模塊uart_transfer設(shè)計(jì)

　　1）數(shù)據(jù)接收狀態(tài)機(jī)的設(shè)計(jì)

　　狀態(tài)機(jī)分配表：

　　T_IDLE：初始化等待狀態(tài)，等待發(fā)送使能信號(hào)

　　T_START：數(shù)據(jù)發(fā)送，發(fā)送完畢回到初始化狀態(tài)，等待下一次發(fā)送使能。

　　2）設(shè)計(jì)程序步驟：

　　兩段式狀態(tài)機(jī)

　　第一段：采用組合邏輯取判斷狀態(tài)轉(zhuǎn)換的條件

　?。?）在初始化狀態(tài)下檢測(cè)發(fā)送使能信號(hào)，來(lái)實(shí)現(xiàn)狀態(tài)的轉(zhuǎn)換。T_IDLE

　?。?）發(fā)送10位數(shù)據(jù)，采用在計(jì)數(shù)中點(diǎn)發(fā)送。 等待下一次發(fā)送 T_START

　　第二段：采用同步時(shí)序電路同步逐位發(fā)送UART數(shù)據(jù)。10個(gè)數(shù)據(jù)需要按照UART的通信協(xié)議發(fā)送不得有誤。

　　最后輸出數(shù)據(jù)發(fā)送完成信號(hào)txd_flag，作為后續(xù)模塊的使能信號(hào)。

　　UART使用的是 異步，串行通信。

　　串行通信是指利用一條傳輸線將資料一位位地順序傳送。特點(diǎn)是通信線路簡(jiǎn)單，利用簡(jiǎn)單的線纜就可實(shí)現(xiàn)通信，降低成本，適用于遠(yuǎn)距離通信，但傳輸速度慢的應(yīng)用場(chǎng)合。

　　異步通信以一個(gè)字符為傳輸單位，通信中兩個(gè)字符間的時(shí)間間隔多少是不固定的，然而在同一個(gè)字符中的兩個(gè)相鄰位間的時(shí)間間隔是固定的。

　　數(shù)據(jù)傳送速率用波特率來(lái)表示，即每秒鐘傳送的二進(jìn)制位數(shù)。例如數(shù)據(jù)傳送速率為120字符/秒，而每一個(gè)字符為10位（1個(gè)起始位，7個(gè)數(shù)據(jù)位，1個(gè)校驗(yàn)位，1個(gè)結(jié)束位），則其傳送的波特率為10&TImes;120＝1200字符/秒＝1200波特。

　　數(shù)據(jù)通信格式如下圖：

　　其中各位的意義如下：

　　起始位：先發(fā)出一個(gè)邏輯”0”信號(hào)，表示傳輸字符的開(kāi)始。

　　數(shù)據(jù)位：可以是5~8位邏輯”0”或”1”。如ASCII碼（7位），擴(kuò)展BCD碼（8位）。

　　校驗(yàn)位：數(shù)據(jù)位加上這一位后，使得“1”的位數(shù)應(yīng)為偶數(shù)（偶校驗(yàn)）或奇數(shù)（奇校驗(yàn)）。

　　停止位：它是一個(gè)字符數(shù)據(jù)的結(jié)束標(biāo)志?？梢允?位、1.5位、2位的高電平。

　　空閑位：處于邏輯“1”狀態(tài)，表示當(dāng)前線路上沒(méi)有資料傳送。

　　異步通信是按字符傳輸?shù)?，接收設(shè)備在收到起始信號(hào)之后只要在一個(gè)字符的傳輸時(shí)間內(nèi)能和發(fā)送設(shè)備保持同步就能正確接收。