過去十年各種計(jì)算工作負(fù)載飛速發(fā)展，而摩爾定律卻屢屢被傳將走到盡頭。面對(duì)多樣化的計(jì)算應(yīng)用需求，為了將更多功能 " 塞 " 到同一顆芯片里，先進(jìn)封裝技術(shù)成為持續(xù)優(yōu)化芯片性能和成本的關(guān)鍵創(chuàng)新路徑。臺(tái)積電、英特爾、三星均在加速 3D 封裝技術(shù)的部署。

今年 8 月，這三大芯片制造巨頭均亮出，使得這一戰(zhàn)場愈發(fā)硝煙四起。

▲英特爾封裝技術(shù)路線圖

通過三大芯片制造巨頭的先進(jìn)封裝布局，我們可以看到在接下來的一年，3D 封裝技術(shù)將是超越摩爾定律的重要?dú)⑹诛怠?

一、先進(jìn)封裝：將更多功能塞進(jìn)一顆芯片

此前芯片多采用 2D 平面封裝技術(shù)，但隨著異構(gòu)計(jì)算應(yīng)用需求的增加，能將不同尺寸、不同制程工藝、不同材料的芯片集成整合的 3D 封裝技術(shù)，已成為兼顧更高性能和更高靈活性的必要選擇。

從最新 3D 封裝技術(shù)落地進(jìn)展來看，英特爾 Lakefield 采用 3D 封裝技術(shù) Foveros，臺(tái)積電的 3D 封裝技術(shù) SoIC 按原計(jì)劃將在 2021 年量產(chǎn)，三星的 3D 封裝技術(shù)已應(yīng)用于 7nm EUV 芯片。

為什么要邁向先進(jìn)封裝技術(shù)?主要原因有二點(diǎn)，一是迄今處理器的大多數(shù)性能限制來自內(nèi)存帶寬，二是生產(chǎn)率提高。

一方面，存儲(chǔ)帶寬的開發(fā)速度遠(yuǎn)遠(yuǎn)低于處理器邏輯電路的速度，因此存在 " 內(nèi)存墻 " 的問題。

在傳統(tǒng) PCB 封裝中，走線密度和信號(hào)傳輸速率難以提升，因而內(nèi)存帶寬緩慢增長。而先進(jìn)封裝的走線密度短，信號(hào)傳輸速率有很大的提升空間，同時(shí)能大大提高互連密度，因而先進(jìn)封裝技術(shù)成為解決內(nèi)存墻問題的主要方法之一。

另一方面，高性能處理器的體系架構(gòu)越來越復(fù)雜，晶體管的數(shù)量也在增加，但先進(jìn)的半導(dǎo)體工藝仍然很昂貴，并且生產(chǎn)率也不令人滿意。

在半導(dǎo)體制造中，芯片面積越小，往往成品率越高。為了降低使用先進(jìn)半導(dǎo)體技術(shù)的成本并提高良率，一種有效的方法是將大芯片切分成多個(gè)小芯片，然后使用先進(jìn)的封裝技術(shù)將它們連接在一起。

在這一背景下，以臺(tái)積電、英特爾、三星為代表的三大芯片巨頭正積極探索 3D 封裝技術(shù)及其他先進(jìn)封裝技術(shù)。

二、臺(tái)積電的3D封裝組合拳

今年 8 月底，臺(tái)積電推出 3DFabric 整合技術(shù)平臺(tái)，旨在加快系統(tǒng)級(jí)方案的創(chuàng)新速度，并縮短上市時(shí)間。

臺(tái)積電 3DFabric 可將各種邏輯、存儲(chǔ)器件或?qū)Ｓ眯酒c SoC 集成在一起，為高性能計(jì)算機(jī)、智能手機(jī)、IoT 邊緣設(shè)備等應(yīng)用提供更小尺寸的芯片，并且可通過將高密度互連芯片集成到封裝模塊中，從而提高帶寬、延遲和電源效率。

3DFabric 由臺(tái)積電前端和后端封裝技術(shù)組成。

前端 3D IC 技術(shù)為臺(tái)積電 SoIC 技術(shù)，于 2018 年首次對(duì)外公布，支持 CoW(Chip on Wafer)和 WoW(Wafer on Wafer)兩種鍵合方式。

▲ a 為芯片分割前的 SoC;b、c、d 為臺(tái)積電 SoIC 服務(wù)平臺(tái)支持的多種分區(qū)小芯片和重新集成方案

通過采用硅穿孔(TSV)技術(shù)，臺(tái)積電 SoIC 技術(shù)可達(dá)到無凸起的鍵合結(jié)構(gòu)， 從而可將不同尺寸、制程、材料的小芯片重新集成到一個(gè)類似 SoC 的集成芯片中，使最終的集成芯片面積更小，并且系統(tǒng)性能優(yōu)于原來的 SoC。

臺(tái)積電后端技術(shù)包括 CoWoS(Chip on Wafer on Substrate)和 InFO(Integrated Fan-out)系列封裝技術(shù)，已經(jīng)廣泛落地。例如今年全球 TOP 500 超算榜排名第一的日本超算 " 富岳 " 所搭載的 Fujitsu A64FX 處理器采用了臺(tái)積電 CoWoS 封裝技術(shù)，蘋果手機(jī)芯片采用了臺(tái)積電 InFO 封裝技術(shù)。

此外，臺(tái)積電擁有多個(gè)專門的后端晶圓廠，負(fù)責(zé)組裝和測試包括 3D 堆疊芯片在內(nèi)的硅芯片，將其加工成封裝后的設(shè)備。

這帶來的一大好處是，客戶可以在模擬 IO、射頻等不經(jīng)常更改、擴(kuò)展性不大的模塊上采用更成熟、更低成本的半導(dǎo)體技術(shù)，在核心邏輯設(shè)計(jì)上采用最先進(jìn)的半導(dǎo)體技術(shù)，既節(jié)約了成本，又縮短了新產(chǎn)品的上市時(shí)間。

臺(tái)積電 3DFabric 將先進(jìn)的邏輯、高速存儲(chǔ)器件集成到封裝模塊中。在給定的帶寬下，高帶寬內(nèi)存(HBM)較寬的接口使其能以較低的時(shí)鐘速度運(yùn)行，從而減少功耗。

如果以數(shù)據(jù)中心規(guī)模來看，這些邏輯和 HBM 器件節(jié)省的成本十分可觀。

三、英特爾用"分解設(shè)計(jì)"策略打出差異化優(yōu)勢

和臺(tái)積電相似，英特爾也早已在封裝領(lǐng)域布局了多種維度的先進(jìn)封裝技術(shù)。

在 8 月 13 日的 2020 年英特爾架構(gòu)日上，英特爾發(fā)布一個(gè)全新的混合結(jié)合(Integrated Fan-out)技術(shù)，使用這一技術(shù)的測試芯片已在 2020 年第二季度流片。

相比當(dāng)前大多數(shù)封裝技術(shù)所使用的熱壓結(jié)合(Thermocompression bonding)技術(shù)，混合結(jié)合技術(shù)可將凸點(diǎn)間距降到 10 微米以下，提供更高互連密度、更高帶寬和更低功率。

▲英特爾混合結(jié)合技術(shù)

此前英特爾已推出標(biāo)準(zhǔn)封裝、2.5D 嵌入式多互連橋(EMIB)技術(shù)、3D 封裝 Foveros 技術(shù)、將 EMIB 與 Foveros 相結(jié)合的 Co-EMIB 技術(shù)、全方位互連(ODI)技術(shù)和多模 I/O(MDIO)技術(shù)等，這些封裝互連技術(shù)相互疊加后，能帶來更大的可擴(kuò)展性和靈活性。

據(jù)英特爾研究院院長宋繼強(qiáng)介紹：" 封裝技術(shù)的發(fā)展就像我們蓋房子，一開始蓋的是茅廬單間，然后蓋成四合院，最后到高樓大廈。以 Foveros 3D 來說，它所實(shí)現(xiàn)的就是在建高樓的時(shí)候，能夠讓線路以低功率同時(shí)高速率地進(jìn)行傳輸。"

他認(rèn)為，英特爾在封裝技術(shù)的優(yōu)勢在于，可以更早地知道未來這個(gè)房子會(huì)怎么搭，也就是說可以更好地對(duì)未來芯片進(jìn)行設(shè)計(jì)。

面向未來的異構(gòu)計(jì)算趨勢，英特爾推出 " 分解設(shè)計(jì)(Digression design)" 策略，結(jié)合新的設(shè)計(jì)方法和先進(jìn)的封裝技術(shù)，將關(guān)鍵的架構(gòu)組件拆分為仍在統(tǒng)一封裝中單獨(dú)晶片。

也就是說，將原先整個(gè) SoC 芯片 " 化整為零 "，先做成如 CPU、GPU、I/O 等幾個(gè)大部分，再將 SoC 的細(xì)粒度進(jìn)一步提升，將以前按照功能性來組合的思路，轉(zhuǎn)變?yōu)榘淳?IP 來進(jìn)行組合。

這種思路的好處是，不僅能提升芯片設(shè)計(jì)效率、減少產(chǎn)品化的時(shí)間，而且能有效減少此前復(fù)雜設(shè)計(jì)所帶來的 Bug 數(shù)量。

" 原來一定要放到一個(gè)晶片上做的方案，現(xiàn)在可以轉(zhuǎn)換成多晶片來做。另外，不僅可以利用英特爾的多節(jié)點(diǎn)制程工藝，也可以利用合作伙伴的工藝。" 宋繼強(qiáng)解釋。

這些分解開的小部件整合起來之后，速度快、帶寬足，同時(shí)還能實(shí)現(xiàn)低功耗，有很大的靈活性，將成為英特爾的一大差異性優(yōu)勢。

四、三星首秀3D封裝技術(shù)，可用于7nm工藝

除了臺(tái)積電和英特爾外，三星也在加速其 3D 封裝技術(shù)的部署。

8 月 13 日，三星也公布了其 3D 封裝技術(shù)為 "eXtended-Cube"，簡稱 "X-Cube"，通過 TSV 進(jìn)行互連，已能用于 7nm 乃至 5nm 工藝。

據(jù)三星介紹，目前其 X-Cube 測試芯片可以做到將 SRAM 層堆疊在邏輯層上，可將 SRAM 與邏輯部分分離，從而能騰出更多空間來堆棧更多內(nèi)存。

▲三星 X-Cube 測試芯片架構(gòu)

此外，TSV 技術(shù)能大幅縮短裸片間的信號(hào)距離，提高數(shù)據(jù)傳輸速度和降低功耗。

三星稱，該 3D 封裝技術(shù)在速度和功效方面實(shí)現(xiàn)了重大飛躍，將幫助滿足5G、AI、AR、VR、HPC、移動(dòng)和可穿戴設(shè)備等前沿應(yīng)用領(lǐng)域的嚴(yán)格性能要求。

五、結(jié)語：三大芯片巨頭強(qiáng)攻先進(jìn)封裝

在 2020 年，圍繞 3D 封裝技術(shù)的戰(zhàn)火繼續(xù)升級(jí)，臺(tái)積電、英特爾、三星這三大先進(jìn)芯片制造商紛紛加碼，探索更廣闊的芯片創(chuàng)新空間。盡管這些技術(shù)方法的核心細(xì)節(jié)有所不同，但殊途同歸，都是為了持續(xù)提升芯片密度、實(shí)現(xiàn)更為復(fù)雜和靈活的系統(tǒng)級(jí)芯片，以滿足客戶日益豐富的應(yīng)用需求。應(yīng)用需求的持續(xù)多元化，散熱技術(shù)以及先進(jìn)封裝技術(shù)的融合都成為未來芯片制造商的重點(diǎn)挑戰(zhàn)。