功耗是所有設(shè)計(jì)中必須要考慮的事項(xiàng)，對(duì)于功耗，我們應(yīng)當(dāng)慎之又慎。在往期文章中，DAC功耗數(shù)據(jù)等內(nèi)容有所闡述。為增進(jìn)大家對(duì)功耗的認(rèn)識(shí)程度，本文將介紹優(yōu)化FPGA功耗的設(shè)計(jì)和實(shí)現(xiàn)。如果你對(duì)功耗相關(guān)內(nèi)容具有興趣，不妨繼續(xù)往下閱讀哦。

為設(shè)計(jì)尋找“完美”FPGA 的重要性日漸升級(jí)，其中功耗已成為主要考慮因素。功耗管理在大部分應(yīng)用中都非常關(guān)鍵。某些標(biāo)準(zhǔn)已為單卡或者單個(gè)系統(tǒng)設(shè)定了功耗上限。鑒于此，設(shè)計(jì)人員必須在設(shè)計(jì)過程中更早地對(duì)功耗問題加以考慮，一般來說應(yīng)該從選擇 FPGA 開始。

減少 FPGA 的功耗可以降低供電電壓，簡化電源設(shè)計(jì)和散熱管理，降低對(duì)電源分配面的要求，從而簡化電路板設(shè)計(jì)。低功耗還可以延長電池壽命，提高系統(tǒng)的可靠性(運(yùn)行溫度較低的系統(tǒng)壽命更長)。

功耗挑戰(zhàn)

伴隨每一代工藝技術(shù)的問世，晶體管的尺寸可依照摩爾定律不斷縮小。但這種現(xiàn)象也會(huì)帶來副作用，即每個(gè)晶體管內(nèi)的漏電流會(huì)增大，進(jìn)而導(dǎo)致靜態(tài)功耗增大(未工作狀態(tài)下 FPGA 消耗的總電流增大)。FPGA 性能的提升會(huì)提高時(shí)鐘速率，使動(dòng)態(tài)功耗上升。靜態(tài)功耗是晶體管漏電流造成的，動(dòng)態(tài)功耗則取決于可編程邏輯和 I/O 的開關(guān)頻率。由于每一代 FPGA 的容量都在增大，會(huì)使兩種功耗不斷增加。更高的邏輯容量意味著每個(gè)器件會(huì)有更多漏電流和更多在更高速度下運(yùn)行的晶體管。

鑒于這些問題的存在，設(shè)計(jì)人員必須在設(shè)計(jì)過程中盡早對(duì)電源和熱管理問題有更加清楚的認(rèn)識(shí)。給器件加上散熱器并不足以解決這些問題。因此設(shè)計(jì)人員必須盡量減少設(shè)計(jì)中的邏輯用量。

首先來看幾點(diǎn)指南，有助于理解在設(shè)計(jì)過程各個(gè)階段應(yīng)采取何種措施來降低FPGA的功耗。很明顯，在設(shè)計(jì)過程的初期徹底理解這些問題能帶來最大的收益。

圖 1 說明了包括 FPGA 選擇以及低功耗設(shè)計(jì)技巧在內(nèi)的貫穿整個(gè)設(shè)計(jì)過程的不同設(shè)計(jì)點(diǎn)

系列工藝技術(shù)

在選擇 FPGA 的過程中， 應(yīng)謹(jǐn)慎考慮工藝技術(shù)，它能幫助用戶判斷器件的漏電流和性能。賽靈思 7 系列FPGA 采用 28 HPL (28nm 高性能低功耗)工藝，在提高性能的同時(shí)可顯著降低功耗(見第 41 期《賽靈思中國通訊》的封面故事)。選擇采用低漏電流的 HPL 工藝制造的器件，可以避免在FPGA 設(shè)計(jì)中使用復(fù)雜且成本高昂的靜態(tài)功耗管理方案。

盡管 28 HP 工藝 FPGA 的性能并沒有超越 7 系列的其它 FPGA，但其靜態(tài)功耗還不到競爭對(duì)手 FPGA 靜態(tài)功耗的一半，而且不會(huì)造成嚴(yán)重的漏電流問題。圖 2 顯示了 7 系列產(chǎn)品的全面降耗情況，整體功耗僅為上一代40nmFPGA 器件的一半。

設(shè)計(jì)人員可以在開發(fā)階段選擇較大的 FPGA，然后在生產(chǎn)過程中選擇較小的 FPGA。選擇較小的 FPGA 不僅可以降低成本，還能降低系統(tǒng)功耗。

所有 7 系列 FPGA 均采用統(tǒng)一的架構(gòu)。這種統(tǒng)一架構(gòu)便于在賽靈思 7 系列的不同 FPGA 器件之間方便地進(jìn)行向上或向下遷移。如果需要從 Virtex®-6 或者 Spartan®-6 器件遷移至7 系列器件或者在 7 系列器件之間遷移，請(qǐng)參閱“7系列用戶指南”(UG429)。

賽靈思堆疊硅片互聯(lián)技術(shù)

對(duì)較大的系統(tǒng)來說，設(shè)計(jì)人員一般會(huì)選擇多個(gè) FPGA。這種架構(gòu)往往需要在各個(gè) FPGA 之間高速傳輸數(shù)據(jù)，這是一項(xiàng)復(fù)雜、困難的工作。選擇采用賽靈思堆疊硅片互聯(lián)技術(shù)制造的大型 7 系列 FPGA，比如 XC7V1500T 和XC7V2000T 器件，就可以避免這個(gè)問題。簡單地說，堆疊硅片互聯(lián)技術(shù)就是將多片芯片布置在具有成千上萬連接關(guān)系的插入式結(jié)構(gòu)中，用以制造統(tǒng)一的大型器件。堆疊硅片互聯(lián)技術(shù)的優(yōu)勢之一在于，與采用標(biāo)準(zhǔn)單片電路的類似尺寸的器件相比，可顯著降低靜態(tài)功耗。

堆疊硅片互聯(lián)技術(shù) (SSI) 還能大幅度降低 I/O 互聯(lián)功耗。與在電路板上布置多塊 FPGA 的方法相比，SSI 技術(shù)有很大的優(yōu)勢，其 I/O 互聯(lián)功耗比采用 I/O 和收發(fā)器構(gòu)建的等效接口低 100 倍(帶寬/W)。功耗大幅下降是因?yàn)樗羞B接都構(gòu)建在芯片上，無需功耗將信號(hào)驅(qū)動(dòng)到片外，這樣可實(shí)現(xiàn)難以置信的高速度和低功耗。

電壓擴(kuò)展增強(qiáng)選項(xiàng)

賽靈思 7 系列 FPGA 提供重要的電壓擴(kuò)展選項(xiàng)。

7 系列 FPGA 為 -3L 和 -2L 器件提供擴(kuò)展 (E) 溫度范圍(0-100 攝氏度)。由于 28 HPL 工藝提供的余量，-2LE 器件可在 1v 或 0.9v 下運(yùn)行。這些器件被分別命名為 -2L (1.0V) 和 -2L(0.9V)。運(yùn)行在 1.0V 下的 -2L 器件的速度性能與 -2I 和 -2C 器件相當(dāng)，但靜態(tài)功耗顯著降低。運(yùn)行在 0.9V 的 -2L 器件性能與 -1I和 -1C 器件相似，但靜態(tài)和動(dòng)態(tài)功耗都有所下降。

僅僅將這些器件的電壓降低到0.9V 就可降低靜態(tài)功耗約 30%。降低電壓也會(huì)降低性能，但賽靈思根據(jù)速度和更加嚴(yán)格的漏電流規(guī)格對(duì)這些 -2L(0.9V) 器件進(jìn)行篩選。這種篩選方法能夠使器件在最劣工藝條件下的功耗比標(biāo)準(zhǔn)速度等級(jí)器件的功耗降低 55%。

選擇 -2L 器件，用戶還能進(jìn)一步降低動(dòng)態(tài)功耗。由于動(dòng)態(tài)功耗與 VCCINT2成正比，VCCINT下降 10% 可帶來功耗20% 的降幅。

功耗估算工具

今天的市場上有豐富的工具可供設(shè)計(jì)人員選擇，用以在整個(gè)開發(fā)過程中評(píng)估 FPGA 設(shè)計(jì)的散熱和電源要求。圖 3是FPGA 開發(fā)過程中每個(gè)階段可供使用的賽靈思工具。

為降低功耗，用戶必須盡一切可能減少設(shè)計(jì)中使用的邏輯數(shù)量。首先是使用專用的硬件模塊，而不是在 CLB 中實(shí)現(xiàn)相同的邏輯。

在設(shè)計(jì)初期，XPower EsTImator(XPE) 電子數(shù)據(jù)表能夠在初步設(shè)計(jì)和實(shí)施之前對(duì)功耗進(jìn)行早期估測。XPE 可用于架構(gòu)評(píng)估和器件選擇，幫助確定應(yīng)用所需的合適的電源和散熱管理組件。

PlanAheadTM 軟件則用于估測設(shè)計(jì)電源在 RTL 級(jí)的分配情況。設(shè)計(jì)人員可以使用約束條件或者 GUI 來設(shè)定器件的運(yùn)行環(huán)境、I/O 屬性和默認(rèn)活躍度。PlanAhead 軟件隨即讀取 HDL 代碼，估算所需的設(shè)計(jì)資源，并對(duì)每種資源的運(yùn)行狀態(tài)進(jìn)行統(tǒng)計(jì)分析，得出功耗估算報(bào)告。由于能夠掌握有關(guān)設(shè)計(jì)意圖的更加詳細(xì)的信息，因此 RTL功耗估計(jì)器的準(zhǔn)確性優(yōu)于 XPE 電子數(shù)據(jù)表，但不及Xpower Analyzer 得出的后期布局布線分析結(jié)果準(zhǔn)確。

Xpower Analyzer (XPA) 是一種專門用于分析布局布線設(shè)計(jì)功耗的工具。它采用全面綜合的GUI，可以對(duì)特定運(yùn)行條件下的功耗和發(fā)熱量信息進(jìn)行詳盡的分析。

用戶可以在兩種不同視圖間切換，用以確認(rèn)各種類型模塊(時(shí)鐘樹、邏輯、信號(hào)、IO 模塊、 BRAM 等硬 IP核或 DSP 模塊)的功耗或設(shè)計(jì)層級(jí)功耗。兩種視圖都能讓用戶進(jìn)行詳細(xì)的功耗分析。并為確定設(shè)計(jì)中最耗電的模塊或部件提供了一種非常有效的方法，從而簡化了功耗優(yōu)化工作。

以上便是此次小編帶來的“功耗”相關(guān)內(nèi)容，通過本文，希望大家對(duì)低功耗FPGA的設(shè)計(jì)與實(shí)現(xiàn)具備一定的了解。如果你喜歡本文，不妨持續(xù)關(guān)注我們網(wǎng)站哦，小編將于后期帶來更多精彩內(nèi)容。最后，十分感謝大家的閱讀，have a nice day!