芯片自主可控深度解析
[導(dǎo)讀]如果有人跟你說：“嗨，我做的芯片實現(xiàn)了100%自主可控！”等等，你先不急著崇拜（相信）他，請看完此文再說...首先，什么叫自主可控，最直觀的理解就是當(dāng)別人“卡脖子”的時候不會被卡住。集成電路產(chǎn)業(yè)通常被分為芯片設(shè)計、芯片制造、封裝測試三大領(lǐng)域，參看下圖：我們逐一進(jìn)行分析，芯片設(shè)計主...
如果有人跟你說：“嗨，我做的芯片實現(xiàn)了100%自主可控！”等等，你先不急著崇拜（相信）他，請看完此文再說...
首先，什么叫自主可控，最直觀的理解就是當(dāng)別人“卡脖子”的時候不會被卡住。集成電路產(chǎn)業(yè)通常被分為芯片設(shè)計、芯片制造、封裝測試三大領(lǐng)域，參看下圖：
我們逐一進(jìn)行分析，芯片設(shè)計主要從EDA、IP、設(shè)計三個方面來分析；芯片制造主要從設(shè)備、工藝和材料三個方面來分析；封裝測試則從封裝設(shè)計、產(chǎn)品封裝和芯片測試幾方面來分析。
?? ?01 ??芯 片 設(shè) 計
如何開始一款芯片設(shè)計呢？
首先要有工具（EDA)，然后借助現(xiàn)有的資源（IP），加上自己的構(gòu)思和規(guī)劃就可以開始芯片設(shè)計了。這里，我們就從芯片設(shè)計工具EDA，知識產(chǎn)權(quán)IP，以及集成電路的設(shè)計流程來分析芯片設(shè)計。
1.1?EDA
EDA（Electronic Design Automation）電子設(shè)計自動化，常指代用于電子設(shè)計的軟件。曾經(jīng)有人跟我說：“EDA有啥呀，不就是個工具嘛？”是啊，確實就是個工具，可是沒這個工具，你啥也設(shè)計不了啊！
現(xiàn)在的大規(guī)模集成電路在芝麻粒大小的1平方毫米內(nèi)可以集成1億只以上的晶體管，這些晶體管之間的連接網(wǎng)絡(luò)更是多達(dá)數(shù)億個。當(dāng)今主流的SoC芯片，其晶體管數(shù)量已經(jīng)超過百億量級。如果沒有精準(zhǔn)的，功能強大的EDA工具，怎么設(shè)計呢？EDA是芯片設(shè)計的必備工具，目前，Synopsys、Cadence和Mentor（Siemens EDA）占據(jù)著超過90%以上的市場份額。在10納米以下的高端芯片設(shè)計上，其占有率甚至高達(dá)100%。也就是說，現(xiàn)在研發(fā)一款10nm以下的芯片，沒有以上三家的EDA工具幾乎是不可能實現(xiàn)的。下表所示是目前芯片設(shè)計中主流的EDA工具：芯片設(shè)計分為設(shè)計、仿真、驗證等環(huán)節(jié)，對應(yīng)的EDA工具分為設(shè)計工具、仿真工具、驗證工具等。設(shè)計工具解決的是模型的構(gòu)建，也就是從0到1（從無到有）的問題，仿真和驗證工具解決模型的確認(rèn)，也就是1是1還是0.9或者1.1的問題。因此，從EDA開發(fā)的角度，設(shè)計工具的開發(fā)難度更大。此外，設(shè)計規(guī)模越大，工藝節(jié)點要求越高，EDA工具的開發(fā)難度也越大。國產(chǎn)EDA工具目前在一些仿真驗證點工具上取得一些成績，在模擬電路設(shè)計方面也初步具備了全流程工具，但在大規(guī)模集成電路設(shè)計上和三大廠商還有很大的差距，尤其在高端數(shù)字芯片設(shè)計流程上基本還是空白。
1.2?IP
IP（Intelligent Property）代表著知識產(chǎn)權(quán)的意思，在業(yè)界是指一種事先定義、經(jīng)過驗證的、可以重復(fù)使用，能完成特定功能的模塊，IP是構(gòu)成大規(guī)模集成電路的基礎(chǔ)單元，SoC甚至可以說是基于IP核的復(fù)用技術(shù)。IP一般分為硬核、軟核和固核。IP硬核一般已經(jīng)映射到特定工藝，經(jīng)過芯片制造驗證，具有面積和性能可預(yù)測的特點，但靈活性較?。?/span>IP軟核以HDL形式提交，靈活性強，但性能方面具有不可預(yù)測性；IP固核通過布局布線或利用通用工藝庫，對性能和面積進(jìn)行了優(yōu)化，比硬核靈活，比軟核在性能和面積上更可預(yù)測，是硬核和軟核的折中。
下表為目前全球前10大IP提供商，可以看到中國有兩家入圍前十，但是兩家市場份額加起來也僅有3%，而ARM一家就占據(jù)了40%以上的市場份額，美國的企業(yè)則占據(jù)了30%的市場份額，如果ARM被英偉達(dá)收購，基本上IP市場就是美國的天下了。此外我們也發(fā)現(xiàn)，全球最大的兩家EDA公司Synopsys和Cadence，在IP領(lǐng)域也同樣占據(jù)的第二、第三的位置。下圖所示為IP的種類，其中處理器占51%，接口IP占22.1%，數(shù)字類占8.1%，其他占18.8%，處理器類ARM一家獨大，在接口類IP中，Synopsys是業(yè)界領(lǐng)導(dǎo)者。我們需要考慮的是，在設(shè)計的芯片中那些IP是自主設(shè)計的，那些是外購的，這些外購的IP是否存在不可控因素？如果你設(shè)計的SoC僅僅是把別人的IP打包整合，那自主可控性就要大打折扣了。下面，我們以華為麒麟980為例，了解一下芯片研發(fā)中的IP使用情況。麒麟980芯片集成的主要部件有CPU、GPU（俗稱顯卡）、ISP（處理拍照數(shù)據(jù)）、NPU（人工智能引擎）和基帶（負(fù)責(zé)通信）。根據(jù)華為官方資料，ISP是華為自研，NPU是華為和寒武紀(jì)合作的成果，至于CPU（Cortex-A76）和GPU（Mali-G76）則是華為向ARM公司購買的授權(quán)，包括指令集授權(quán)和內(nèi)核授權(quán)。如果沒有IP授權(quán)，還有沒有可能自研麒麟980芯片，目前看來，沒有 。
1.3?設(shè)計流程
芯片設(shè)計流程通?？煞譃椋簲?shù)字IC設(shè)計流程和模擬IC設(shè)計流程。數(shù)字IC設(shè)計流程：芯片定義 →?邏輯設(shè)計?→?邏輯綜合?→ 物理設(shè)計?→?物理驗證?→?版圖交付。芯片定義（Specification)是指根據(jù)需求制定芯片的功能和性能指標(biāo)，完成設(shè)計規(guī)格文檔。
邏輯設(shè)計(Logic Design)是指基于硬件描述語言在RTL(Register-Transfer Level)級實現(xiàn)邏輯設(shè)計，并通過邏輯驗證或者形式驗證等驗證功能正確。邏輯綜合(Logic Synthesis)是指將RTL轉(zhuǎn)換成特定目標(biāo)的門級網(wǎng)表，并優(yōu)化網(wǎng)表延時、面積和功耗。物理設(shè)計(Physical Design)是指將門級網(wǎng)表根據(jù)約束布局、布線并最終生成版圖的過程，其中又包含：數(shù)據(jù)導(dǎo)入?→?布局規(guī)劃?→?單元布局?→?時鐘樹綜合?→?布線。
模擬IC設(shè)計流程：芯片定義 → 電路設(shè)計?→?版圖設(shè)計?→?版圖驗證?→?版圖交付。其中芯片定義和版圖交付和數(shù)字電路相同，模擬IC在電路設(shè)計、版圖設(shè)計、版圖驗證和數(shù)字電路有所不同。模擬電路設(shè)計是指根據(jù)系統(tǒng)需求，設(shè)計晶體管級的模擬電路結(jié)構(gòu)，并采用SPICE等仿真工具驗證電路的功能和性能。模擬版圖設(shè)計是按照設(shè)計規(guī)則，繪制電路圖對應(yīng)的版圖幾何圖形，并仿真版圖的功能和性能。模擬版圖驗證是驗證版圖的工藝規(guī)則、電氣規(guī)則以及版圖電路圖一致性檢查等。這里，我們做一個簡單的總結(jié)：芯片設(shè)計：就是在EDA工具的支持下，通過購買IP授權(quán) 自主研發(fā)（合作開發(fā)）的IP，并遵循嚴(yán)格的集成電路設(shè)計仿真驗證流程，完成芯片設(shè)計的整個過程。在這個過程中，EDA、IP、嚴(yán)格的設(shè)計流程三者缺一不可。目前看來，在這三要素中最先可能實現(xiàn)自主可控的就是設(shè)計流程了。下表列出了當(dāng)前世界前10的芯片設(shè)計公司，供大家參考。
?? ?02 ??芯 片?制 造
芯片制造目前是集成電路產(chǎn)業(yè)門檻最高的行業(yè)，怎么看待門檻的高低呢，投資越高、玩家越少就表明門檻越高，目前在高端芯片的制造上也僅剩下臺積電（TSMC）、三星（SAMSUNG）和英特爾（Intel）三家了。下面，我們分別從設(shè)備、工藝和材料三個方面來分析芯片制造，尋找我們和先進(jìn)制造技術(shù)的差距。
2.1?設(shè)備
芯片制造需要經(jīng)過兩千多道工藝制程才能完成，每個步驟都要依賴特定設(shè)備才能實現(xiàn)。芯片制造中，有三大關(guān)鍵工序：光刻、刻蝕、沉積。三大工序在生產(chǎn)過程中不斷重復(fù)循環(huán)，最終制造出合格的芯片。三大關(guān)鍵工序要用到三種關(guān)鍵設(shè)備，分別是光刻機、刻蝕機、薄膜沉積設(shè)備。三大設(shè)備占所有設(shè)備投入的22%、22%、20%左右，是三種占比最高的半導(dǎo)體設(shè)備。下面就以最為典型的光刻機和刻蝕機為例進(jìn)行介紹并分析自主可控。為了實現(xiàn)摩爾定律，光刻技術(shù)需要每兩年把曝光關(guān)鍵尺寸(CD)降低30%-50%。需要不斷降低光刻機的波長λ。然而，波長被卡在193nm無法進(jìn)步長達(dá)20年。后來通過工程上最簡單的方法解決，在晶圓光刻膠上方加1mm厚的水，把193nm的波長折射成134nm，稱為浸入式光刻。浸入式光刻成功翻越了157nm大關(guān)，加上后來不斷改進(jìn)的鏡頭、多光罩、Pitch-split、波段靈敏光刻膠等技術(shù)，浸入式193nm光刻機一直可以做到今天的7nm芯片（蘋果A12和華為麒麟980）。EVU光刻機EUV極紫外光刻（Extreme Ultra-Violet）是一種使用極紫外（EUV）波長的新一代光刻技術(shù)，其波長為13.5納米。由于光刻精度是幾納米，EUV對光的集中度要求極高，相當(dāng)于拿個手電照到月球光斑不超過一枚硬幣。反射的鏡子要求長30cm起伏不到0.3nm，相當(dāng)于北京到上海的鐵軌起伏不超過1毫米。一臺EUV光刻機重達(dá)180噸，超過10萬個零件，需要40個集裝箱運輸，安裝調(diào)試要超過一年時間。2000年時，日本尼康還是光刻機領(lǐng)域的老大，到了2009年ASML已經(jīng)遙遙領(lǐng)先，市場占有率近7成。目前，最先進(jìn)的光刻機也只有ASML一家可以提供了。國內(nèi)的情況，上海微電子（SMEE）已經(jīng)有分辨率為90nm的光刻機，新的光刻機也在研制中。在集成電路制造中，光刻只是其中的一個環(huán)節(jié)，另外還有無數(shù)先進(jìn)科技用于前后道工藝中。和光刻機一樣，刻蝕機的廠商也相對較少，代表企業(yè)主要是美國的 Lam Research（泛林半導(dǎo)體）、AMAT（應(yīng)用材料）、日本的TEL（東京電子）等企業(yè)。這三家企業(yè)占據(jù)全球半導(dǎo)體刻蝕機的94%的市場份額，而其他參與者合計僅占6%。其中，Lam Research 占比高達(dá)55%，為行業(yè)龍頭，東京電子與應(yīng)用材料分別占比20%和19%。國內(nèi)的情況，目前刻蝕設(shè)備代表公司為中微公司、北方華創(chuàng)等。中微公司較為領(lǐng)先，工藝節(jié)點已經(jīng)達(dá)到5nm。在全球前十大晶圓企業(yè)中，中微公司已經(jīng)進(jìn)入其中六家，作為臺積電的合作伙伴協(xié)同驗證14nm/7nm/5nm等先進(jìn)工藝。基于此，如果目前在光刻機領(lǐng)域我們還無力做出改變，那么已經(jīng)有一定優(yōu)勢的刻蝕機勢必會成為國產(chǎn)替代的先鋒。
2.2?工藝制程
芯片制造過程需要兩千多道工藝制程，下面，我們按照8大步驟對芯片制造工藝進(jìn)行簡單介紹。
1. 光刻（光學(xué)顯影）光刻是經(jīng)過曝光和顯影程序，把光罩上的圖形轉(zhuǎn)換到光刻膠下面的晶圓上。光刻主要包含感光膠涂布、烘烤、光罩對準(zhǔn)、 曝光和顯影等程序。曝光方式包括：紫外線、極紫外光、X射線、電子束等。2.?刻蝕（蝕刻）刻蝕是將材料使用化學(xué)反應(yīng)或物理撞擊作用而移除的技術(shù)。干刻蝕（dry etching）利用等離子體撞擊晶片表面所產(chǎn)生的物理作用，或等離子體與晶片表面原子間的化學(xué)反應(yīng)，或者兩者的復(fù)合作用。濕刻蝕（wet etching）使用的是化學(xué)溶液，經(jīng)過化學(xué)反應(yīng)達(dá)到刻蝕的目的。3.?化學(xué)氣相沉積（CVD）CVD利用熱能、放電或紫外光照射等化學(xué)反應(yīng)的方式，將反應(yīng)物在晶圓表面沉積形成穩(wěn)定固態(tài)薄膜（film）的一種沉積技術(shù)。CVD技術(shù)在芯片制程中運用極為廣泛，如介電材料（dielectrics）、導(dǎo)體或半導(dǎo)體等材料都能用CVD技術(shù)完成。4.?物理氣相沉積（PVD）PVD是物理制程而非化學(xué)制程，一般使用氬等氣體，在真空中將氬離子加速以撞擊濺鍍靶材后，可將靶材原子一個個濺擊出來，并使被濺擊出來的材質(zhì)如雪片般沉積在晶圓表面。5.?離子植入（Ion Implant）離子植入可將摻雜物以離子型態(tài)植入半導(dǎo)體組件的特定區(qū)域上，以獲得精確的電特性。離子先被加速至足夠能量與速度，以穿透（植入）薄膜，到達(dá)預(yù)定的植入深度。離子植入可對植入?yún)^(qū)內(nèi)的摻質(zhì)濃度加以精密控制。6.?化學(xué)機械研磨（CMP)化學(xué)機械研磨技術(shù)具有研磨性物質(zhì)的機械式研磨與酸堿溶液的化學(xué)式研磨兩種作用，可以使晶圓表面達(dá)到全面性的平坦化，以利后續(xù)薄膜沉積。7. 清洗清洗的目的是去除金屬雜質(zhì)、有機物污染、微塵與自然氧化物；降低表面粗糙度；幾乎所有制程前后都需要清洗。8. 晶片切割（Die Saw）晶片切割是將加工完成的晶圓上一顆顆晶粒裸芯片（die）切割分離，便于后續(xù)封裝測試。
雖然不同的Foundry廠的流程大致相同，但不同的工藝控制能力造就了各廠家在先進(jìn)制程上的區(qū)別，隨著制程進(jìn)入5nm，能夠量產(chǎn)的芯片制造商就屈指可數(shù)了，目前能夠量產(chǎn)5nm芯片的只有TSMC和SAMSUNG。兩千多道工藝制程中隱藏著Foundry的無窮的智慧和雄厚的財力，并不是說有了先進(jìn)的設(shè)備，就能造出合格的芯片。雖然先進(jìn)制程是技術(shù)發(fā)展的方向，我們也不能忽視成熟制程。成熟制程依然有很大市場份額。下圖是按成熟制程（節(jié)點≥40nm）產(chǎn)能排序的全球晶圓代工廠商Top榜單。
可以看出，成熟制程產(chǎn)能排名前四的廠商分別為：臺積電（市占率28％），聯(lián)電（13％），中芯國際（11％），三星（10%）。成熟制程在2020年非?；鸨?，產(chǎn)能嚴(yán)重短缺，這給各大晶圓代工廠帶來了巨大的商機。而從2021年的產(chǎn)業(yè)發(fā)展形勢來看，這種短缺狀況在近期內(nèi)還難以緩解。
2.3?材料
生產(chǎn)集成電路的材料有成千上萬種，我們就以最為典型的硅晶圓和光刻膠進(jìn)行分析。
國內(nèi)的情況，中國大陸半導(dǎo)體硅晶圓銷售額年均復(fù)合增長率達(dá)到41.17%，遠(yuǎn)高于同期全球半導(dǎo)體硅片市場的25.75%。但這塊市場并沒有掌握在本土廠商手中，在打造國產(chǎn)化產(chǎn)業(yè)鏈的今天，還有很大的空間供國內(nèi)晶圓制造商去發(fā)展。
首先，什么叫自主可控，最直觀的理解就是當(dāng)別人“卡脖子”的時候不會被卡住。集成電路產(chǎn)業(yè)通常被分為芯片設(shè)計、芯片制造、封裝測試三大領(lǐng)域，參看下圖：我們逐一進(jìn)行分析，芯片設(shè)計主要從EDA、IP、設(shè)計三個方面來分析；芯片制造主要從設(shè)備、工藝和材料三個方面來分析；封裝測試則從封裝設(shè)計、產(chǎn)品封裝和芯片測試幾方面來分析。
?? ?01 ??芯 片 設(shè) 計
如何開始一款芯片設(shè)計呢？
首先要有工具（EDA)，然后借助現(xiàn)有的資源（IP），加上自己的構(gòu)思和規(guī)劃就可以開始芯片設(shè)計了。這里，我們就從芯片設(shè)計工具EDA，知識產(chǎn)權(quán)IP，以及集成電路的設(shè)計流程來分析芯片設(shè)計。
1.1?EDA
EDA（Electronic Design Automation）電子設(shè)計自動化，常指代用于電子設(shè)計的軟件。曾經(jīng)有人跟我說：“EDA有啥呀，不就是個工具嘛？”是啊，確實就是個工具，可是沒這個工具，你啥也設(shè)計不了啊！
現(xiàn)在的大規(guī)模集成電路在芝麻粒大小的1平方毫米內(nèi)可以集成1億只以上的晶體管，這些晶體管之間的連接網(wǎng)絡(luò)更是多達(dá)數(shù)億個。當(dāng)今主流的SoC芯片，其晶體管數(shù)量已經(jīng)超過百億量級。如果沒有精準(zhǔn)的，功能強大的EDA工具，怎么設(shè)計呢？EDA是芯片設(shè)計的必備工具，目前，Synopsys、Cadence和Mentor（Siemens EDA）占據(jù)著超過90%以上的市場份額。在10納米以下的高端芯片設(shè)計上，其占有率甚至高達(dá)100%。也就是說，現(xiàn)在研發(fā)一款10nm以下的芯片，沒有以上三家的EDA工具幾乎是不可能實現(xiàn)的。下表所示是目前芯片設(shè)計中主流的EDA工具：
芯片設(shè)計分為設(shè)計、仿真、驗證等環(huán)節(jié)，對應(yīng)的EDA工具分為設(shè)計工具、仿真工具、驗證工具等。設(shè)計工具解決的是模型的構(gòu)建，也就是從0到1（從無到有）的問題，仿真和驗證工具解決模型的確認(rèn)，也就是1是1還是0.9或者1.1的問題。因此，從EDA開發(fā)的角度，設(shè)計工具的開發(fā)難度更大。此外，設(shè)計規(guī)模越大，工藝節(jié)點要求越高，EDA工具的開發(fā)難度也越大。國產(chǎn)EDA工具目前在一些仿真驗證點工具上取得一些成績，在模擬電路設(shè)計方面也初步具備了全流程工具，但在大規(guī)模集成電路設(shè)計上和三大廠商還有很大的差距，尤其在高端數(shù)字芯片設(shè)計流程上基本還是空白。1.2?IP
IP（Intelligent Property）代表著知識產(chǎn)權(quán)的意思，在業(yè)界是指一種事先定義、經(jīng)過驗證的、可以重復(fù)使用，能完成特定功能的模塊，IP是構(gòu)成大規(guī)模集成電路的基礎(chǔ)單元，SoC甚至可以說是基于IP核的復(fù)用技術(shù)。IP一般分為硬核、軟核和固核。IP硬核一般已經(jīng)映射到特定工藝，經(jīng)過芯片制造驗證，具有面積和性能可預(yù)測的特點，但靈活性較?。?/span>IP軟核以HDL形式提交，靈活性強，但性能方面具有不可預(yù)測性；IP固核通過布局布線或利用通用工藝庫，對性能和面積進(jìn)行了優(yōu)化，比硬核靈活，比軟核在性能和面積上更可預(yù)測，是硬核和軟核的折中。
下表為目前全球前10大IP提供商，可以看到中國有兩家入圍前十，但是兩家市場份額加起來也僅有3%，而ARM一家就占據(jù)了40%以上的市場份額，美國的企業(yè)則占據(jù)了30%的市場份額，如果ARM被英偉達(dá)收購，基本上IP市場就是美國的天下了。此外我們也發(fā)現(xiàn)，全球最大的兩家EDA公司Synopsys和Cadence，在IP領(lǐng)域也同樣占據(jù)的第二、第三的位置。
下圖所示為IP的種類，其中處理器占51%，接口IP占22.1%，數(shù)字類占8.1%，其他占18.8%，處理器類ARM一家獨大，在接口類IP中，Synopsys是業(yè)界領(lǐng)導(dǎo)者。我們需要考慮的是，在設(shè)計的芯片中那些IP是自主設(shè)計的，那些是外購的，這些外購的IP是否存在不可控因素？如果你設(shè)計的SoC僅僅是把別人的IP打包整合，那自主可控性就要大打折扣了。下面，我們以華為麒麟980為例，了解一下芯片研發(fā)中的IP使用情況。麒麟980芯片集成的主要部件有CPU、GPU（俗稱顯卡）、ISP（處理拍照數(shù)據(jù)）、NPU（人工智能引擎）和基帶（負(fù)責(zé)通信）。根據(jù)華為官方資料，ISP是華為自研，NPU是華為和寒武紀(jì)合作的成果，至于CPU（Cortex-A76）和GPU（Mali-G76）則是華為向ARM公司購買的授權(quán)，包括指令集授權(quán)和內(nèi)核授權(quán)。如果沒有IP授權(quán)，還有沒有可能自研麒麟980芯片，目前看來，沒有 。1.3?設(shè)計流程
芯片設(shè)計流程通?？煞譃椋簲?shù)字IC設(shè)計流程和模擬IC設(shè)計流程。數(shù)字IC設(shè)計流程：芯片定義 →?邏輯設(shè)計?→?邏輯綜合?→ 物理設(shè)計?→?物理驗證?→?版圖交付。芯片定義（Specification)是指根據(jù)需求制定芯片的功能和性能指標(biāo)，完成設(shè)計規(guī)格文檔。
邏輯設(shè)計(Logic Design)是指基于硬件描述語言在RTL(Register-Transfer Level)級實現(xiàn)邏輯設(shè)計，并通過邏輯驗證或者形式驗證等驗證功能正確。邏輯綜合(Logic Synthesis)是指將RTL轉(zhuǎn)換成特定目標(biāo)的門級網(wǎng)表，并優(yōu)化網(wǎng)表延時、面積和功耗。物理設(shè)計(Physical Design)是指將門級網(wǎng)表根據(jù)約束布局、布線并最終生成版圖的過程，其中又包含：數(shù)據(jù)導(dǎo)入?→?布局規(guī)劃?→?單元布局?→?時鐘樹綜合?→?布線。
- 數(shù)據(jù)導(dǎo)入是指導(dǎo)入綜合后的網(wǎng)表和時序約束的腳本文件，以及代工廠提供的庫文件。
- 布局規(guī)劃是指在芯片上規(guī)劃輸入/輸出單元，宏單元及其他主要模塊位置的過程。
- 單元布局是根據(jù)網(wǎng)表和時序約束自動放置標(biāo)準(zhǔn)單元的過程。
- 時鐘樹綜合是指插入時鐘緩沖器，生成時鐘網(wǎng)絡(luò)，最小化時鐘延遲和偏差的過程。
- 布線是指在滿足布線層數(shù)限制，線寬、線間距等約束條件下，根據(jù)電路關(guān)系自動連接各個單元的過程。
模擬IC設(shè)計流程：芯片定義 → 電路設(shè)計?→?版圖設(shè)計?→?版圖驗證?→?版圖交付。其中芯片定義和版圖交付和數(shù)字電路相同，模擬IC在電路設(shè)計、版圖設(shè)計、版圖驗證和數(shù)字電路有所不同。模擬電路設(shè)計是指根據(jù)系統(tǒng)需求，設(shè)計晶體管級的模擬電路結(jié)構(gòu)，并采用SPICE等仿真工具驗證電路的功能和性能。模擬版圖設(shè)計是按照設(shè)計規(guī)則，繪制電路圖對應(yīng)的版圖幾何圖形，并仿真版圖的功能和性能。模擬版圖驗證是驗證版圖的工藝規(guī)則、電氣規(guī)則以及版圖電路圖一致性檢查等。這里，我們做一個簡單的總結(jié)：芯片設(shè)計：就是在EDA工具的支持下，通過購買IP授權(quán) 自主研發(fā)（合作開發(fā)）的IP，并遵循嚴(yán)格的集成電路設(shè)計仿真驗證流程，完成芯片設(shè)計的整個過程。在這個過程中，EDA、IP、嚴(yán)格的設(shè)計流程三者缺一不可。目前看來，在這三要素中最先可能實現(xiàn)自主可控的就是設(shè)計流程了。下表列出了當(dāng)前世界前10的芯片設(shè)計公司，供大家參考。
?? ?02 ??芯 片?制 造
芯片制造目前是集成電路產(chǎn)業(yè)門檻最高的行業(yè)，怎么看待門檻的高低呢，投資越高、玩家越少就表明門檻越高，目前在高端芯片的制造上也僅剩下臺積電（TSMC）、三星（SAMSUNG）和英特爾（Intel）三家了。下面，我們分別從設(shè)備、工藝和材料三個方面來分析芯片制造，尋找我們和先進(jìn)制造技術(shù)的差距。
2.1?設(shè)備
芯片制造需要經(jīng)過兩千多道工藝制程才能完成，每個步驟都要依賴特定設(shè)備才能實現(xiàn)。芯片制造中，有三大關(guān)鍵工序：光刻、刻蝕、沉積。三大工序在生產(chǎn)過程中不斷重復(fù)循環(huán)，最終制造出合格的芯片。三大關(guān)鍵工序要用到三種關(guān)鍵設(shè)備，分別是光刻機、刻蝕機、薄膜沉積設(shè)備。三大設(shè)備占所有設(shè)備投入的22%、22%、20%左右，是三種占比最高的半導(dǎo)體設(shè)備。
下面就以最為典型的光刻機和刻蝕機為例進(jìn)行介紹并分析自主可控。- 光刻機
為了實現(xiàn)摩爾定律，光刻技術(shù)需要每兩年把曝光關(guān)鍵尺寸(CD)降低30%-50%。需要不斷降低光刻機的波長λ。然而，波長被卡在193nm無法進(jìn)步長達(dá)20年。后來通過工程上最簡單的方法解決，在晶圓光刻膠上方加1mm厚的水，把193nm的波長折射成134nm，稱為浸入式光刻。浸入式光刻成功翻越了157nm大關(guān)，加上后來不斷改進(jìn)的鏡頭、多光罩、Pitch-split、波段靈敏光刻膠等技術(shù)，浸入式193nm光刻機一直可以做到今天的7nm芯片（蘋果A12和華為麒麟980）。EVU光刻機EUV極紫外光刻（Extreme Ultra-Violet）是一種使用極紫外（EUV）波長的新一代光刻技術(shù)，其波長為13.5納米。由于光刻精度是幾納米，EUV對光的集中度要求極高，相當(dāng)于拿個手電照到月球光斑不超過一枚硬幣。反射的鏡子要求長30cm起伏不到0.3nm，相當(dāng)于北京到上海的鐵軌起伏不超過1毫米。一臺EUV光刻機重達(dá)180噸，超過10萬個零件，需要40個集裝箱運輸，安裝調(diào)試要超過一年時間。2000年時，日本尼康還是光刻機領(lǐng)域的老大，到了2009年ASML已經(jīng)遙遙領(lǐng)先，市場占有率近7成。目前，最先進(jìn)的光刻機也只有ASML一家可以提供了。國內(nèi)的情況，上海微電子（SMEE）已經(jīng)有分辨率為90nm的光刻機，新的光刻機也在研制中。在集成電路制造中，光刻只是其中的一個環(huán)節(jié)，另外還有無數(shù)先進(jìn)科技用于前后道工藝中。- 刻蝕機
和光刻機一樣，刻蝕機的廠商也相對較少，代表企業(yè)主要是美國的 Lam Research（泛林半導(dǎo)體）、AMAT（應(yīng)用材料）、日本的TEL（東京電子）等企業(yè)。這三家企業(yè)占據(jù)全球半導(dǎo)體刻蝕機的94%的市場份額，而其他參與者合計僅占6%。其中，Lam Research 占比高達(dá)55%，為行業(yè)龍頭，東京電子與應(yīng)用材料分別占比20%和19%。國內(nèi)的情況，目前刻蝕設(shè)備代表公司為中微公司、北方華創(chuàng)等。中微公司較為領(lǐng)先，工藝節(jié)點已經(jīng)達(dá)到5nm。在全球前十大晶圓企業(yè)中，中微公司已經(jīng)進(jìn)入其中六家，作為臺積電的合作伙伴協(xié)同驗證14nm/7nm/5nm等先進(jìn)工藝。基于此，如果目前在光刻機領(lǐng)域我們還無力做出改變，那么已經(jīng)有一定優(yōu)勢的刻蝕機勢必會成為國產(chǎn)替代的先鋒。2.2?工藝制程
芯片制造過程需要兩千多道工藝制程，下面，我們按照8大步驟對芯片制造工藝進(jìn)行簡單介紹。
1. 光刻（光學(xué)顯影）光刻是經(jīng)過曝光和顯影程序，把光罩上的圖形轉(zhuǎn)換到光刻膠下面的晶圓上。光刻主要包含感光膠涂布、烘烤、光罩對準(zhǔn)、 曝光和顯影等程序。曝光方式包括：紫外線、極紫外光、X射線、電子束等。2.?刻蝕（蝕刻）刻蝕是將材料使用化學(xué)反應(yīng)或物理撞擊作用而移除的技術(shù)。干刻蝕（dry etching）利用等離子體撞擊晶片表面所產(chǎn)生的物理作用，或等離子體與晶片表面原子間的化學(xué)反應(yīng)，或者兩者的復(fù)合作用。濕刻蝕（wet etching）使用的是化學(xué)溶液，經(jīng)過化學(xué)反應(yīng)達(dá)到刻蝕的目的。3.?化學(xué)氣相沉積（CVD）CVD利用熱能、放電或紫外光照射等化學(xué)反應(yīng)的方式，將反應(yīng)物在晶圓表面沉積形成穩(wěn)定固態(tài)薄膜（film）的一種沉積技術(shù)。CVD技術(shù)在芯片制程中運用極為廣泛，如介電材料（dielectrics）、導(dǎo)體或半導(dǎo)體等材料都能用CVD技術(shù)完成。4.?物理氣相沉積（PVD）PVD是物理制程而非化學(xué)制程，一般使用氬等氣體，在真空中將氬離子加速以撞擊濺鍍靶材后，可將靶材原子一個個濺擊出來，并使被濺擊出來的材質(zhì)如雪片般沉積在晶圓表面。5.?離子植入（Ion Implant）離子植入可將摻雜物以離子型態(tài)植入半導(dǎo)體組件的特定區(qū)域上，以獲得精確的電特性。離子先被加速至足夠能量與速度，以穿透（植入）薄膜，到達(dá)預(yù)定的植入深度。離子植入可對植入?yún)^(qū)內(nèi)的摻質(zhì)濃度加以精密控制。6.?化學(xué)機械研磨（CMP)化學(xué)機械研磨技術(shù)具有研磨性物質(zhì)的機械式研磨與酸堿溶液的化學(xué)式研磨兩種作用，可以使晶圓表面達(dá)到全面性的平坦化，以利后續(xù)薄膜沉積。7. 清洗清洗的目的是去除金屬雜質(zhì)、有機物污染、微塵與自然氧化物；降低表面粗糙度；幾乎所有制程前后都需要清洗。8. 晶片切割（Die Saw）晶片切割是將加工完成的晶圓上一顆顆晶粒裸芯片（die）切割分離，便于后續(xù)封裝測試。
雖然不同的Foundry廠的流程大致相同，但不同的工藝控制能力造就了各廠家在先進(jìn)制程上的區(qū)別，隨著制程進(jìn)入5nm，能夠量產(chǎn)的芯片制造商就屈指可數(shù)了，目前能夠量產(chǎn)5nm芯片的只有TSMC和SAMSUNG。兩千多道工藝制程中隱藏著Foundry的無窮的智慧和雄厚的財力，并不是說有了先進(jìn)的設(shè)備，就能造出合格的芯片。雖然先進(jìn)制程是技術(shù)發(fā)展的方向，我們也不能忽視成熟制程。成熟制程依然有很大市場份額。下圖是按成熟制程（節(jié)點≥40nm）產(chǎn)能排序的全球晶圓代工廠商Top榜單。
可以看出，成熟制程產(chǎn)能排名前四的廠商分別為：臺積電（市占率28％），聯(lián)電（13％），中芯國際（11％），三星（10%）。成熟制程在2020年非?；鸨?，產(chǎn)能嚴(yán)重短缺，這給各大晶圓代工廠帶來了巨大的商機。而從2021年的產(chǎn)業(yè)發(fā)展形勢來看，這種短缺狀況在近期內(nèi)還難以緩解。
2.3?材料
生產(chǎn)集成電路的材料有成千上萬種，我們就以最為典型的硅晶圓和光刻膠進(jìn)行分析。
- 硅晶圓
國內(nèi)的情況，中國大陸半導(dǎo)體硅晶圓銷售額年均復(fù)合增長率達(dá)到41.17%，遠(yuǎn)高于同期全球半導(dǎo)體硅片市場的25.75%。但這塊市場并沒有掌握在本土廠商手中，在打造國產(chǎn)化產(chǎn)業(yè)鏈的今天，還有很大的空間供國內(nèi)晶圓制造商去發(fā)展。- 光刻膠
下載文檔
