[導讀]FPGA(Field-ProgrammableGateArray),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的...
FPGA(Field-Programmable Gate Array),即現(xiàn)場可編程門陣列,它是在PAL、GAL、CPLD等可編程器件的基礎上進一步發(fā)展的產(chǎn)物。它是作為專用集成電路(ASIC)領域中的一種半定制電路而出現(xiàn)的,既解決了定制電路的不足,又克服了原有可編程器件門電路數(shù)有限的缺點。FPGA的開發(fā)相對于傳統(tǒng)PC、單片機的開發(fā)有很大不同。FPGA以并行運算為主,以硬件描述語言來實現(xiàn);相比于PC或單片機(無論是馮諾依曼結構還是哈佛結構)的順序操作有很大區(qū)別,也造成了FPGA開發(fā)入門較難。時至今日,F(xiàn)PGA市場的主要業(yè)者僅剩數(shù)家,包括Altera、Xilinx(賽靈思,過去稱為:智霖科技)、Actel、Atmel、Lattice、QuickLogic等,不過2007年11月QuickLogic也確定淡出FPGA市場,并轉進發(fā)展CSSP(CustomerSpecificStandardProduct)。下面給大家?guī)砹藥捉M原理圖設計:
復位和晶振電路原理圖設計
一個芯片,尤其是可編程芯片,通常在上電的瞬間需要一個短暫的時間進行內部參數(shù)的初始化,這個時候芯片無法立即進入工作狀態(tài)。通常稱上電初始化這些工作為復位,完成這個功能的電路稱之為復位電路。本FPGA 芯片使用的是低電平復位,支持上電復位和手動復位,RESET 按下之后產(chǎn)生低電平。
晶振電路原理圖設計
晶振是為電路提供頻率基準的元器件,通常分成有源晶振和無源晶振兩個大類,無源晶振需要芯片內部有振蕩器,并且晶振的信號電壓根據(jù)起振電路而定,允許不同的電壓,但無源晶振通常信號質量和精度較差,需要精確匹配外圍電路(電感、電容、電阻等),如需更換晶振時要同時更換外圍的電路。有源晶振不需要芯片的內部振蕩器,可以提供高精度的頻率基準,信號質量也較無源晶振要好。本FPGA 芯片采用50MHZ 的有源貼片晶振作為芯片工作的時鐘輸入。
按鍵開關電路原理圖設計
最小系統(tǒng)板上使用的四腿按鍵實際上是分兩組,每組中的兩個是相通的,而兩組直接是通過上面的按鈕來控制通斷狀態(tài)的。簡單理解成開關就可以了,按下去兩端就形成短路,松開手就形成開路。短路相當于輸入0,開路為1。另外需要說明的是,由于按鍵屬于機械開關,按動過程不可避免存在抖動的現(xiàn)象,所以用戶按下按鍵的時間可以稍微長一點。
八位撥碼開關電路原理圖設計
撥碼開關就是相當與一個開關量,撥到ON 就表示接通,OFF 就是斷開,在數(shù)字電路中對 0、1,通常用于二進制輸入。本課題最小系統(tǒng)板使用八位撥碼開關作為一個字節(jié)的輸入,撥到ON 時相當于輸入“1”,默認輸入“0”。
最小系統(tǒng)電路設計的總體電路原理圖
使用AlTIum 軟件設計的電路原理圖,F(xiàn)PGA 最小系統(tǒng)板包括時鐘電路、復位電路、電源電路、JATG 電路、PROM 配置電路、顯示模塊電路、開關電路以及各種接口電路。
FPGA產(chǎn)品的應用領域已經(jīng)從原來的通信擴展到消費電子、汽車電子、工業(yè)控制、測試測量等廣泛的領域。把相對成熟的技術應用到某些特定領域如通訊,視頻,信息處理等等開發(fā)出滿足行業(yè)需要并能被行業(yè)客戶接受的產(chǎn)品這方面主要是FPGA技術和專業(yè)技術的結合問題。另外還有就是與專業(yè)客戶的界面問題產(chǎn)品設計還包括專業(yè)工具類產(chǎn)品及民用產(chǎn)品,前者重點在性能,后者對價格敏感產(chǎn)品設計以實現(xiàn)產(chǎn)品功能為主要目的,F(xiàn)PGA技術是一個實現(xiàn)手段在這個領域,F(xiàn)PGA因為具備接口,控制,功能IP,內嵌CPU等特點有條件實現(xiàn)一個構造簡單,固化程度高,功能全面的系統(tǒng)產(chǎn)品設計將是FPGA技術應用最廣大的市場,具有極大的爆發(fā)性的需求空間產(chǎn)品設計對技術人員的要求比較高,路途也比較漫長不過現(xiàn)在整個行業(yè)正處在組建“首發(fā)團隊”的狀態(tài),只要加入,前途光明產(chǎn)品設計是一種職業(yè)發(fā)展方向定位,不是簡單的愛好就能做到的!產(chǎn)品設計領域會造就大量的企業(yè)和企業(yè)家,是一個發(fā)展熱點和機遇。END加OFweek電子工程交流群,客服微信:hjw20140314投稿爆料,采訪需求請發(fā)送郵箱:luoxiangyang@ofweek.com?
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中國,上?!?026年3月26日——低功耗可編程領域的領導者,萊迪思半導體(NASDAQ: LSCC)今日宣布正式加入英偉達(NVIDIA) Halos AI系統(tǒng)檢測實驗室生態(tài)體系。該實驗室是首個獲得美國國家標準協(xié)會認...
關鍵字:
物理人工智能
傳感器
FPGA
在工業(yè)自動化的“神經(jīng)網(wǎng)絡”中,EtherCAT憑借其獨特的“飛過處理”機制,已成為實時控制領域的王者。不同于傳統(tǒng)以太網(wǎng)的存儲轉發(fā),EtherCAT數(shù)據(jù)幀在經(jīng)過每個從站時,硬件直接從中提取數(shù)據(jù)并插入響應,這種“邊飛邊修”的...
關鍵字:
EtherCAT
FPGA
總線
在復雜的SoC芯片設計流程中,硬件與軟件的“割裂”往往是導致項目延期的元兇。當RTL代碼還在仿真階段時,軟件團隊只能基于指令集模擬器(ISS)進行開發(fā),不僅速度慢如蝸牛,且無法捕捉真實硬件的時序細節(jié)。此時,F(xiàn)PGA原型驗...
關鍵字:
SoC
硬件加速
FPGA
在工業(yè)4.0浪潮中,邊緣計算網(wǎng)關正成為連接物理世界與數(shù)字世界的核心樞紐。面對多路傳感器產(chǎn)生的海量數(shù)據(jù)洪流,傳統(tǒng)單芯片架構已難以滿足實時性與算力的雙重需求。NVIDIA Jetson與FPGA的異構組合,通過"前端FPGA...
關鍵字:
邊緣計算
NVIDIA Jetson
FPGA
在高速網(wǎng)絡通信領域,F(xiàn)PGA憑借其并行處理能力成為實現(xiàn)以太網(wǎng)MAC(媒體訪問控制)層的理想平臺。然而,面對1G甚至10Gbps的線速流量,傳統(tǒng)的“軟件式”逐包處理早已力不從心。構建高效的包處理流水線(Packet Pro...
關鍵字:
以太網(wǎng)
MAC
FPGA
在FPGA實現(xiàn)數(shù)字信號處理(DSP)算法時,DSP Slice作為專用硬件資源,其利用效率直接影響系統(tǒng)性能與成本。本文聚焦乘加運算(MAC)的優(yōu)化實現(xiàn),分享流水線設計與資源復用的實用技巧,幫助開發(fā)者在有限資源下實現(xiàn)更高吞...
關鍵字:
FPGA
DSP
在異構計算的浪潮中,F(xiàn)PGA憑借其可重構特性與高能效比,成為突破算力瓶頸的“利刃”。然而,當我們試圖通過OpenCL將FPGA納入統(tǒng)一計算平臺時,一個巨大的幽靈始終盤旋在系統(tǒng)上方——內存帶寬瓶頸。PCIe總線的有限帶寬與...
關鍵字:
OpenCL
FPGA
將成熟的ASIC設計遷移至FPGA平臺,絕非簡單的“復制粘貼”。ASIC設計追求極致的能效比和定制化物理布局,而FPGA受限于固定的邏輯單元(LUT、FF、DSP、BRAM)架構,直接移植往往導致資源利用率低下甚至時序收...
關鍵字:
ASIC
FPGA
在高性能FPGA設計中,DSP48E2 Slice絕非僅僅是一個簡單的乘法單元。若將其僅視為“硬件乘法器”,將極大浪費其潛在的算力。作為Xilinx UltraScale+架構的核心算術引擎,DSP48E2集成了預加器、...
關鍵字:
DSP48E2
FPGA
在浩瀚宇宙中,高能粒子如隱形的子彈,時刻轟擊著航天器的電子核心。對于FPGA而言,單粒子翻轉(SEU)可能導致邏輯狀態(tài)突變,引發(fā)災/難性后果。此時,三模冗余(TMR)技術便成為守護系統(tǒng)可靠的“神盾”,它通過硬件代價換取極...
關鍵字:
抗輻射加固設計
FPGA
三模冗余
在FPGA設計中,資源不足是工程師常面臨的“緊箍咒”。當復雜的數(shù)字信號處理(DSP)算法或神經(jīng)網(wǎng)絡模型所需的邏輯單元(LUT)和DSP Slice遠超芯片容量時,直接映射往往行不通。此時,Time-Multiplexin...
關鍵字:
資源復用
Time-Multiplexing
FPGA
在硬件加速的星辰大海中,F(xiàn)PGA(現(xiàn)場可編程門陣列)宛如一顆璀璨的明珠,以其無與倫比的并行計算能力和靈活性,成為打破摩爾定律瓶頸的“破局者”。然而,昂貴的硬件成本與漫長的開發(fā)周期曾讓無數(shù)開發(fā)者望而卻步。如今,AWS F1...
關鍵字:
FPGA
云平臺
在硬件設計的浪潮中,RISC-V架構憑借其開放性與模塊化,已成為創(chuàng)新的“黃金賽道”。而FPGA則為這種創(chuàng)新提供了無限可能的“試驗田”。通過將Rocket Chip生成器與FPGA結合,開發(fā)者不僅能快速構建定制化SoC,更...
關鍵字:
RISC-V
FPGA
Rocket Chip
在高性能FPGA設計中,時序收斂是決定系統(tǒng)穩(wěn)定性的核心挑戰(zhàn)。隨著工藝節(jié)點演進至7/nm及以下,時鐘頻率突破GHz門檻,自動布局布線工具常因資源競爭或路徑過長導致關鍵路徑時序違例。此時,手動布局與布線約束成為突破瓶頸的關鍵...
關鍵字:
FPGA
時序收斂
在邊緣計算與物聯(lián)網(wǎng)快速發(fā)展的背景下,F(xiàn)PGA憑借其并行計算特性和低功耗優(yōu)勢,成為實時AI推理的理想硬件平臺。本文將系統(tǒng)闡述如何將TensorFlow/PyTorch模型通過量化、編譯等步驟部署到Xilinx DPU(深度...
關鍵字:
AI模型
FPGA
ensorFlow
PyTorch
在工業(yè)控制、通信基站等高可靠性系統(tǒng)中,F(xiàn)PGA的靜態(tài)配置模式難以滿足功能升級與故障修復的實時性需求。動態(tài)重配置(Partial Reconfiguration, PR)技術允許在系統(tǒng)運行期間修改FPGA部分區(qū)域邏輯,實現(xiàn)...
關鍵字:
FPGA
動態(tài)重配置
在復雜SoC設計驗證中,多片F(xiàn)PGA互聯(lián)已成為突破單芯片資源限制的關鍵方案。然而,跨芯片信號傳輸帶來的布線延遲和引腳分配沖突,常導致系統(tǒng)性能下降甚至功能異常。本文基于Xilinx Virtex UltraScale+系列...
關鍵字:
FPGA
布線
SoC
在FPGA設計中,時序收斂是工程師面臨的終/極挑戰(zhàn)。當系統(tǒng)時鐘頻率突破200MHz時,建立時間(Setup Time)往往成為阻礙設計成功的"后一公里"難題。本文將深入解析Vivado和Quartus工具鏈中的物理優(yōu)化策...
關鍵字:
Vivado
Quartus
FPGA
時序收斂
2026年3月18日 – 專注于引入新品的全球電子元器件和工業(yè)自動化產(chǎn)品授權代理商貿澤電子 (Mouser Electronics) 即日起開售Altera全新Agilex? 5 FPGA和SoC產(chǎn)品。Agilex 5系...
關鍵字:
FPGA
SoC
數(shù)據(jù)中心
在FPGA SoC系統(tǒng)中,硬核(如ARM Cortex-A系列處理器)與軟核(FPGA邏輯)的協(xié)同工作已成為實現(xiàn)高性能異構計算的核心范式。然而,這種架構下數(shù)據(jù)交互的效率往往受限于AXI-Lite接口的帶寬與延遲特性。本文...
關鍵字:
FPGA
SoC