常用外設(shè)設(shè)計(jì)

使用UART與ZYBO進(jìn)行通信

ZYNQ學(xué)習(xí)過程中一個(gè)重要環(huán)節(jié)是進(jìn)行調(diào)試，當(dāng)然在SDK中進(jìn)行調(diào)試時(shí)，設(shè)置斷點(diǎn)進(jìn)行單步調(diào)試非常高效。但是ZYNQ中畢竟涉及到FPGA的硬件部分，于是如果可以通過UART與ZYNQ器件進(jìn)行雙向的通信會使得調(diào)試非常方便。

Step1: 確認(rèn)ZYBO板上硬件連接。

在ZYBO的用戶手冊中有以下描述，如圖 21所示。

圖 21

其ZYBO開發(fā)板的原理圖也可知MIO Bank的電壓為1.8V。

于是可以得到以下幾點(diǎn)：

1. 硬件上連接串口的IO為MIO48和MIO49。

2. IO的電壓為1.8V。

3. 默認(rèn)使用的參數(shù)為：115200波特率以及其他對應(yīng)參數(shù)，見圖 21。

Step2: 在Vivado的Block Design中配置ZYNQ7 Processing System時(shí)，需要配置UART外設(shè)，如圖 22所示。

圖 22

Step3: 按照“Vivado中進(jìn)行ZYNQ硬件部分設(shè)計(jì)”中介紹的，直到在SDK中編寫C代碼步驟。需要使用UART進(jìn)行通行，分為通過UART向外發(fā)送數(shù)據(jù)和通過UART接收數(shù)據(jù)。

Step4: PC上安裝串口調(diào)試助手，硬件上連接串口線到PC。向ZYNQ中下載硬件配置后，在Windows Device Manager查看UART所使用的端口，如圖 23所示。

圖 23

并將串口調(diào)試助手設(shè)置成相應(yīng)的配置，如圖 24所示。

圖 24

Step5: 至此就可以在C代碼中發(fā)送或者讀取數(shù)據(jù)了，下面給出一段示例代碼。

圖 25

程序首先運(yùn)行，輸出” Please enter any number from 0~9”。此后會停在等待輸入處，直到通過串口助手鍵入了數(shù)字之后，才會跳到下一行代碼，并將鍵入的數(shù)字輸出在串口調(diào)試助手中。

圖 26

至此可以通過串口輸出各種信息(因?yàn)榭梢暂敵鲎址?，同時(shí)也可以通過串口輸入進(jìn)行菜單選擇，因?yàn)殡m然不能接收字符串，但可以鍵入10個(gè)數(shù)字以及26個(gè)英文字母，這也應(yīng)該足夠了。

Step6: 除了使用外部的串口調(diào)試助手外，SDK內(nèi)部也提供了Terminal工具。通過如下圖所示的方式顯示Terminal窗口且進(jìn)行配置，同樣可以當(dāng)作串口調(diào)試助手使用，如圖 28所示。

圖 27

圖 28

將用戶邏輯設(shè)計(jì)封裝成IP

參考工程見“ZYBO_demo_packageIP.xpr”。

ZYNQ中PS與PL的聯(lián)系主要有兩個(gè)，分別是GP端口和HP端口。其中HP端口可以理解為PS和PL可以訪問同一片存儲空間，于是可以以DDR空間為中介，進(jìn)行大量的數(shù)據(jù)通信。而平時(shí)在純FPGA設(shè)計(jì)中的那些邏輯模塊與PS的通信方式就是依靠GP端口完成的。

純RTL邏輯模塊的控制或者輸出都是通過模塊的輸入輸出端口實(shí)現(xiàn)的。在ZYNQ的架構(gòu)下，就是將這些輸入輸出端口改為寄存器，原來的輸入端口改為只寫的控制寄存器;原來的輸出端口改為只讀的狀態(tài)寄存器。于是每個(gè)邏輯模塊都有一個(gè)標(biāo)準(zhǔn)的AXI-Lite Slave接口，用于與PS相連接，使得PS可以控制讀寫邏輯模塊內(nèi)的寄存器。于是每一個(gè)邏輯模塊就相當(dāng)于PS的一個(gè)外設(shè)，與PS自帶的外設(shè)，如UART、I2C控制器控制器來是一樣的。這就是ZYNQ的硬件可擴(kuò)展性，通俗的說就是當(dāng)ARM需要各種要求的外設(shè)時(shí)，都可以通過在PL端進(jìn)行邏輯設(shè)計(jì)實(shí)現(xiàn)。

下面就介紹如何一步一步的完成一個(gè)PL端的邏輯設(shè)計(jì)，并將其封裝成為IP，并在ZYNQ的Block Design中加入到硬件設(shè)計(jì)中，并在SDK中通過代碼來控制該外設(shè)。

本例中所涉及的邏輯模塊功能為：IP的外部接口為4盞LED，內(nèi)部寄存器有3個(gè)，分別是工作模式寄存器(MODE)，使能寄存器(ENABLE)和狀態(tài)寄存器(STATUS)，如圖 29所示。

圖 29

Step1: 在Vivado GUI中，選擇Tool?Create and Package New IP…。一般情況下，選擇“Create a new AXI4 Peripheral”，這種IP就是之前提到的，由PS讀寫寄存器進(jìn)而控制的IP，在后面的菜單中選擇該IP的Interface接口以及內(nèi)部需要多少寄存器，如圖 30所示。

圖 30

一般來說，IP首先需要一個(gè)AXI-Lite的Slave接口，用于與PS連接。除此以外還可以增加其他AXI接口，例如增加一個(gè)AXI4的Master接口，用于邏輯設(shè)計(jì)中訪問PS端的存儲器;又比如可以增加一個(gè)AXI-Lite的Master，用于讀寫其他邏輯模塊的寄存器等等。在這里選擇好接口后，工具在生成IP的時(shí)候會自動生成相應(yīng)的AXI接口代碼，用戶可以直接使用或者稍作修改即可。

另外就是選擇寄存器的個(gè)數(shù)，因?yàn)樯院笊傻拇a中會自動完成指定數(shù)量寄存器的讀寫控制代碼，于是如果設(shè)置少了，后面需要手工添加代碼，會比較麻煩，不如配置時(shí)將寄存器個(gè)數(shù)設(shè)置的多一些。

Step2: 完成配置后工具自動生成代碼，在生成的代碼中進(jìn)行修改。

圖 31

在自動生成的代碼中，結(jié)構(gòu)如下：

圖 32

需要注意的是自動生成的代碼只是簡單完成了指定數(shù)量寄存器的讀寫時(shí)序，至于每個(gè)寄存器的邏輯功能和含義是沒有的，需要用戶將這些寄存器引到S00_AXI模塊的上層，與用戶設(shè)計(jì)的邏輯進(jìn)行通信。同時(shí)自動生成的代碼中所有的寄存器都是可讀可寫的，如果需要設(shè)置只讀或者只寫的寄存器，需要在S00_AXI模塊中自行修改代碼。

Step3: 為邏輯設(shè)計(jì)增加外部接口以及全局參數(shù)。

該例程中需要設(shè)置4個(gè)外部輸出管腳，控制外部LED。并且設(shè)置一個(gè)全局參數(shù)為4盞LED的初始狀態(tài)。首先在代碼中指定位置進(jìn)行修改，如圖 33所示。

圖 33

保存修改后，會在GUI界面中看到“Customization Parameter”、“Ports and Interfaces”以及“Customization GUI”的標(biāo)識都變了，代表檢測到了代碼中的變化。

圖 34

點(diǎn)擊GUI中如下所示的指令后，工具自動完成更新。

圖 35

Step4: 在GUI如圖 34所示的界面中修改參數(shù)設(shè)置，對IP進(jìn)行配置。

Step5: 完成IP的封裝，如圖 36所示，在Review and Package中點(diǎn)擊Re-Package IP。

圖 36

此時(shí)會關(guān)閉IP封裝界面，回到ZYNQ Block Design界面。在IP Catalog中會出現(xiàn)剛才封裝完成的IP。

圖 37

此后的操作就和“Vivado中進(jìn)行ZYNQ硬件部分設(shè)計(jì)”中介紹的一樣，將該IP當(dāng)成與其他IP一樣的外設(shè)，進(jìn)行Block Design設(shè)計(jì)，同樣需要對于外接接口添加約束文件，之后生成Bit文件。

Step6: 在Block Design中需要將封裝的邏輯模塊IP需要引到外部的IO進(jìn)行設(shè)置。

右擊需要引出的端口，點(diǎn)擊“Make External”。之后重新生成HDL Wrapper即可。

圖 38

Step7: 在Block Design中的Address Editor中給IP分配總線地址。

圖 39

Step8: 封裝好的IP進(jìn)行底層修改。

如果需要對已經(jīng)設(shè)計(jì)好的IP進(jìn)行底層修改，就在IP Catalog中顯示的該IP處右擊，選擇“Customize IP”。需要注意的是，工具會默認(rèn)彈出一個(gè)路徑，作為修改IP的工作路徑，但是該路徑是一個(gè)臨時(shí)路徑，與之前存放IP的路徑不同。

圖 40

IP底層修改完成之后，重新Re-Package IP后，回到Block Design中工具自動檢測到IP有更新，只要通過工具的提示進(jìn)行IP的更新即可。

圖 41

Step9: 封裝好的IP的BSP以及SDK程序的編寫。

首先封裝的IP有自己在AXI總線上的地址，于是IP內(nèi)部的所有寄存器的地址就是IP的Base地址加上各個(gè)寄存器的偏移量。于是在SDK代碼中就可以通過唯一的地址訪問到這些寄存器。由于內(nèi)部的寄存器都是用戶自己設(shè)計(jì)的，所以不需要BSP封裝太多的函數(shù)，BSP也無法知道用戶設(shè)計(jì)的邏輯，從而也無法自動封裝API。用戶直接通過底層調(diào)用Xil_Out32()和Xil_In32()完成對于封裝邏輯模塊IP的控制。如果需要，用戶可以自行封裝更上層的API函數(shù)。

使用Zynq processor仿真Customized IP

由于ZYNQ中除了常用的FPGA邏輯部分外還有ARM內(nèi)核部分，所以在進(jìn)行類似于FPGA設(shè)計(jì)仿真時(shí)會遇到問題，就是如果仿真ARM內(nèi)核部分。Xilinx提供的一個(gè)方案是Zynq BFM(Bus Functional Model)，其介紹如下。

圖 42

但是該Model是需要額外購買的，該章節(jié)介紹一種無需購買Zynq BFM就可以仿真Customized IP的方法?；舅悸肥菍τ赑L端的Customized IP而言，控制端是ZYNQ中的ARM內(nèi)核還是普通FPGA中的MicroBlaze都是一樣的，所以可以將Customized IP例化到以MicroBlaze為處理器的Block Design中，由于MicroBlaze的仿真無需額外的License，所以可以將SDK的程序?qū)氲組icroBlaze的內(nèi)核，進(jìn)而仿真Customized IP。

Step1: 按照“將用戶邏輯設(shè)計(jì)封裝成IP”中介紹的，完成Customized IP的設(shè)計(jì)和封裝;在Block Design中加入MicroBlaze和Customized IP，完成Block Design設(shè)計(jì);完成硬件平臺的綜合、實(shí)現(xiàn)、生成Bit文件，并導(dǎo)入SDK;在SDK中完成軟件設(shè)計(jì)。綜上就是完成“將用戶邏輯設(shè)計(jì)封裝成IP”中的Step9，區(qū)別只是用MicroBlaze替代了ZYNQ Processing System。

圖 43

Step2：對SDK中設(shè)計(jì)的軟件程序完成編譯，工具自動生成elf文件。默認(rèn)的存放地址為SDK project下Src文件夾中。例如：C:\***\A7_microblaze\A7_microblaze.sdk\microblaze_customized_ip\Debug

圖 44

Step3：回到Vivado開發(fā)平臺，將elf文件導(dǎo)入至Simulation Source中。

圖 45

Step4：將導(dǎo)入的elf文件鏈接到對應(yīng)的處理器，使其作為該處理器的啟動程序。注意，elf文件只允許associate至Microblaze，工具不支持鏈接到ZYNQ。

圖 46

Step5：正常啟動仿真。

可以看到MicroBlaze核發(fā)出的AXI通信協(xié)議，如圖 47所示。

圖 47

于是對應(yīng)的IP的輸出可以看到如“將用戶邏輯設(shè)計(jì)封裝成IP”中模式2設(shè)計(jì)的一樣，輸出的4路LED不斷反轉(zhuǎn)。