SPI工作原理詳解及硬件電路設計
[導讀]設計之前先了解基本知識和工作原理概述：SPI(SerialPerripheralInterface),中文是串行外圍設備接口，由Motorola公司開發(fā)并推出的一種串行通訊接口，一般主要應用在MCU和外圍設備之間的通訊，廣泛應用在Flash，模數(shù)轉換器，通訊模塊等外圍芯片或者模塊...
設計之前先了解基本知識和工作原理
概述：SPI(Serial Perripheral Interface),中文是串行外圍設備接口，由Motorola 公司開發(fā)并推出的一種串行通訊接口，一般主要應用在MCU和外圍設備之間的通訊，廣泛應用在Flash，模數(shù)轉換器，通訊模塊等外圍芯片或者模塊與MCU之間的通訊。
特點：高速(1.受限于最大時鐘頻率2.受限于CPU處理SPI數(shù)據(jù)的能力；3受限于PCB走線)；全雙工(兩個數(shù)據(jù)線可以同時收發(fā))；主從模式(既可當主機又可當從機工作）；提供頻率可編程時鐘；
接口：SCK: Serial Clock,作用是主設備往從設備傳輸時鐘信號,控制數(shù)據(jù)交換及速率;SS/CS:Slave Select/Chip Select,用于主設備片選從設備，由主設備控制；SDO/MOSI:Serial Data Output/Master Out Slave In,作用是SPI設備發(fā)送數(shù)據(jù);SDI/MISO: Serial Data Input/Master In Slave Out,作用是SPI設備接收數(shù)據(jù);
工作模式：有四種工作模式，工作模式是根據(jù)CPOL和CPHA邏輯配置而定的。SPI主模塊和與之通信的外設備時鐘相位和極性應該一致。時鐘極性CPOL（Clock POLarity）：配置為0時SPI總線空閑為低電平，配置為1時SPI總線空閑為高電平；時鐘相位CPHA(Clock PHAse)：配置為0時在SCK第一個跳變沿采樣（上升或下降），配置為1時在SCK第二個跳變沿采樣（上升或下降）；工作模式0：當CPHA=0、CPOL=0時
工作模式1：當CPHA=1、CPOL=0時
工作模式2：當CPHA=0、CPOL=1時
工作模式3：當CPHA=1、CPOL=1時
硬件電路設計系統(tǒng)物理連接：SCK—SCK SDO/MOSI—SDI/MISO SS/CS—SS/CS
實際電路設計：1.信號線和時鐘線串電阻：終端阻抗匹配：高速信號一般在電路的終端串接小電阻用于阻抗的匹配，TTL信號阻抗約13，串接33Ω即可，防信號完整性問題；過ESD測試：用于過ESD測試；
接口防護：當信號線連接外部接口時，在接插件拔插瞬間可能會有高壓，串接電阻可保護IO；
2. 片選信號：是否要接上拉電阻或者下拉電阻，看具體規(guī)格書要求；3. 線能粗則粗，能短則短。減小線路寄生電容，電感(走線長度小于波長的20分之一，最長不要超過75cm;4. 可以走弧形線就走弧形線；5. 嚴格用地包絡屏蔽；6. 如果要求嚴格的話，可以把時鐘線和數(shù)據(jù)線分開；
信號測試：1.高低電平值；2.最大和最新的過沖；3.正回沖和負回沖；
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概述：SPI(Serial Perripheral Interface),中文是串行外圍設備接口，由Motorola 公司開發(fā)并推出的一種串行通訊接口，一般主要應用在MCU和外圍設備之間的通訊，廣泛應用在Flash，模數(shù)轉換器，通訊模塊等外圍芯片或者模塊與MCU之間的通訊。
特點：高速(1.受限于最大時鐘頻率2.受限于CPU處理SPI數(shù)據(jù)的能力；3受限于PCB走線)；全雙工(兩個數(shù)據(jù)線可以同時收發(fā))；主從模式(既可當主機又可當從機工作）；提供頻率可編程時鐘；
接口：SCK: Serial Clock,作用是主設備往從設備傳輸時鐘信號,控制數(shù)據(jù)交換及速率;SS/CS:Slave Select/Chip Select,用于主設備片選從設備，由主設備控制；SDO/MOSI:Serial Data Output/Master Out Slave In,作用是SPI設備發(fā)送數(shù)據(jù);SDI/MISO: Serial Data Input/Master In Slave Out,作用是SPI設備接收數(shù)據(jù);
工作模式：有四種工作模式，工作模式是根據(jù)CPOL和CPHA邏輯配置而定的。SPI主模塊和與之通信的外設備時鐘相位和極性應該一致。時鐘極性CPOL（Clock POLarity）：配置為0時SPI總線空閑為低電平，配置為1時SPI總線空閑為高電平；時鐘相位CPHA(Clock PHAse)：配置為0時在SCK第一個跳變沿采樣（上升或下降），配置為1時在SCK第二個跳變沿采樣（上升或下降）；工作模式0：當CPHA=0、CPOL=0時
工作模式1：當CPHA=1、CPOL=0時工作模式2：當CPHA=0、CPOL=1時工作模式3：當CPHA=1、CPOL=1時硬件電路設計系統(tǒng)物理連接：SCK—SCK SDO/MOSI—SDI/MISO SS/CS—SS/CS
實際電路設計：1.信號線和時鐘線串電阻：終端阻抗匹配：高速信號一般在電路的終端串接小電阻用于阻抗的匹配，TTL信號阻抗約13，串接33Ω即可，防信號完整性問題；過ESD測試：用于過ESD測試；
接口防護：當信號線連接外部接口時，在接插件拔插瞬間可能會有高壓，串接電阻可保護IO；
2. 片選信號：是否要接上拉電阻或者下拉電阻，看具體規(guī)格書要求；3. 線能粗則粗，能短則短。減小線路寄生電容，電感(走線長度小于波長的20分之一，最長不要超過75cm;4. 可以走弧形線就走弧形線；5. 嚴格用地包絡屏蔽；6. 如果要求嚴格的話，可以把時鐘線和數(shù)據(jù)線分開；
信號測試：1.高低電平值；2.最大和最新的過沖；3.正回沖和負回沖；
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