第一個(gè)圖的邏輯表達(dá)式為：A⊙B，第二個(gè)圖的邏輯表達(dá)式為：A⊕B。

過程：

第一個(gè)邏輯電路圖：F=(A非+B非)(A+B)非

=(A非A+A非B+B非A+B非B)非

=(A非B+B非A)非

=A⊕B非

=A⊙B

第二個(gè)邏輯電路圖：F=[((AB非)非)((A非B)非)]非

=AB非+A非B=A⊕B。

常用的門電路：

非門，利用內(nèi)部結(jié)構(gòu)，使輸入的電平變成相反的電平，高電平(1)變低電平(0)，低電平(0)變高電平(1)。

與門，利用內(nèi)部結(jié)構(gòu)，使輸入兩個(gè)高電平(1)，輸出高電平(1)，不滿足有兩個(gè)高電平(1)則輸出低電平(0)。

或門，利用內(nèi)部結(jié)構(gòu)，使輸入至少一個(gè)輸入高電平(1)，輸出高電平(1)，不滿足有兩個(gè)低電(0)輸出高電平(1)。

與非門，利用內(nèi)部結(jié)構(gòu)，使輸入至多一個(gè)輸入高電平(1)，輸出高電平(1)，不滿足有兩個(gè)高電平(1)輸出高電平(1)。

或非門，利用內(nèi)部結(jié)構(gòu)，使輸入兩個(gè)輸入低電平(0)，輸出高電平(1)，不滿足有至少一個(gè)高電平(1)輸出高電平(1)。

異或門，當(dāng)輸入端同時(shí)處于低電平(0)或高電平(1)時(shí)，輸出端輸出低電平(0)，當(dāng)輸入端一個(gè)為高電平(1)，另一個(gè)為低電平時(shí)(0)，輸出端輸出高電平(1)。

同或門，當(dāng)輸入端同時(shí)輸入低電平(0)或高電平(1)時(shí)，輸出端輸出高電平(1)，當(dāng)輸入端一個(gè)為高電平(1)，另一個(gè)為低電平時(shí)(0)，輸出端輸出低電平(0)。