1.0 簡介

美國國家半導體的DP83640精密PHYTER?實現了IEEE 1588精密時間協議（PTP）的時鐘關鍵部分，允許高精度 IEEE 1588節(jié)點實現。當使用包含IEEE1588功能器件、邊界時鐘和透明時鐘的網絡時，利用非常簡單的時鐘伺服算法 來確定速率調整和時間校正，可以獲得非常高的精度。不需 要復雜處理，只需要對協議測量進行簡單平均或濾波即可。 當網路由不具有IEEE 1588能力的器件構成時，包延時偏差 （PDV）就很重要。簡單時鐘伺服不會提供很高精度的同 步。

本文描述了一種同步方法，它可以為較大PDV系統帶 來更高的同步精度。這里描述的方法試圖檢測最小延時，或 “幸運包”。這個方法還利用了DP83640時鐘控制機理來獨 立控制時鐘速率和時間校正，從而將時鐘時間精度內的過沖 和擺動降低到最小。

2.0 背景

IEEE1588精確時間協議給從機提供了基本信息，用以確 定相對于最高級主時鐘的頻率以及時間偏差?；舅惴ò?使用各自的同步和延時請求消息來測量主機到從機之間和從 機到主機的路徑延時。 圖1顯示了最基本的IEEE 1588的時序圖。



主機到從機和從機到主機的延時為：

MSdelay = t2 - t1

SMdelay = t4 –t3

單向延時或稱為平均路徑延時正是這兩個延時的平均值

MeanPathDelay = (MSdelay + SMdelay)/2

理想情況下，時間偏移為：

offset_from_master = MSdelay – meanPathDelay

在包含支持IEEE-1588網絡元件（橋、開關、路由器）的網絡中，包延時偏差基本上可以忽略。在邊界時鐘器件中，同步時鐘在網絡元件上得以保持，它與上游主機同步時間和速率，并充當下游器件的主機。在透明時鐘器件中，因為PTP報文要經過這個器件，所以通過測量其停留時間來校 正包延時偏差。



在無1588能力的網絡中不做補償，導致包延時變量大概 是幾十或幾百微妙的數量級。這些延時變得非常明顯，使得 單一測量極度不正確。

在使用只有簡單平均和濾波的基本算法的單開關條件 下，得到了圖2在80%流量條件下的MTIE（最大時間間隔誤差）測試波形。很容易看到，這種方法提供了相對較差的同 步，其誤差達到100ms之大。

2.1 建議算法

在無1588能力元件的網絡中，包延時可能在每個器件 的最小物理延時和通過每個器件的最大延時總和的范圍內變 化。實踐中，每個設備經常會有最小傳輸延時，因此主機到 從機產生最小的總包延時?；静僮魇菄L試檢測最小延時， 或者“幸運延時”，利用這些包的結果進行速率和時間校 正。算法基本上可分為三級：平均路徑延時測量、速率校正 和時間校正。

2.1.1 平均路徑延時測量

在大多數網絡中，最小路徑延時是相對恒定的值。再 次配置網絡能夠引起步長變化，但是這種配置并不是經常性 的。因此有可能采用長期跟蹤最小環(huán)回延時（即全部的同步 延時請求計算）的方式來檢測最小平均路徑。這種方法保持 最后N個平均路徑延時測量記錄，并從中找到最小值：

Min_meanPathDelay(n) = min(meanPathDelay[n+1-N:n]

其中，Min_meanPathDelay(n)為第n次測量記錄中保留的N個數據中的最小值。

進行速率校正和時間校正時確定最小平均路徑是關鍵。

[!--empirenews.page--]2.1.2 速率校正

速率校正通過測量跟隨的同步周期并測量每個消息從 主機開始與到達從機之間的差異進行。這給出了從機頻率相 對于主機頻率的一個基本比值并可以用來校正頻率差。因為 包延時偏差可能很明顯，這可能使任何單一的速率測量有很 大的不精確性。

例如，如果同步周期每秒8個同步，誤差在 125ms內可能是100us或者接近1000ppm。如果算法是平均 所有速率測量，也許需要成百上千秒來測量速率以得到合理 的估算。使用低廉的振蕩器時會發(fā)生短期頻率變化，平均時 間較長會導致不能對這種頻率變化進行控制。 可替代的方法是，建議的算法利用平均路徑延時測量來 檢測短時等待包時，只使用這些包檢測對主機的頻率偏移。

如果包滿足一個好的最小環(huán)回延時要求，通過比較上一個 “好包”時間來測量速率。*估“好包”時，需要在質量和 數量上進行權衡。如果質量過于嚴格，就可能無法獲得足夠 的信息來跟蹤頻率變化。但如果不夠嚴格，速率計算結果中 可能包含過量的偏差。

圖3表明用于決定速率的同步消息之間的最基本的關系。



從這個圖中，速率比值為

rate_ratio(n) = (T2(n) – T2) / (T1(n) –T1)

另外，為準備另一個測量，需要設置：

T1=T1(n)，T2=T2(n)

由于測量中存在誤差，仍然需要一些平均或濾波測量。

為了簡化，使用指數移動平均或平滑函數來跟蹤速率。這個等式為：

rate_avg(n) = Rate_avg(n-1)

+α(rate_ratio(n) – rate_avg(n-1))

α的典型值通常設為0.1，但是在某些諸如提高或降低速率的延長周期場合，這個值可能會有所增加。

2.1.3 時間校正

確定時間偏移的典型方法是使用同步消息來確定對主機 的偏差。常使用平均或濾波的方式來平滑連接，并避免每次 測量的過量校正。對于時間校正來說，利用兩個不同的機制 來檢測和校正時間偏差。

第一個機制的基本想法是尋找最小延時?；舅惴ㄊ窃?最近的延時中檢測最小的主機到從機的延時。為防止過量校 正，也對時間校正進行了限制。這種算法依賴于大量的同步 消息，比IEEE－1588網絡本身需要的同步報文更多。另外， 在延時請求測量之后，算法可能使用主機到從機延時或從機 到主機延時中產生更小偏差的一個延時。在一個方向的流量 變得擁堵的情況下，另一個方向可以提供更精確的時間偏差 的測量。這個方法基于它擁有的最好信息而在每個周期都進 行校正。如果沒有收到真實的最小延時消息報文，這將導致 不適當的校正。原因是算法不能確定測量誤差是由時間偏差 還是由包延時偏差引起的。

第二個時間校正機制是嘗試只使用延時來進行校正，前 提是這些延時已經確定為真實最小延時包。它有助于避免對 時間值的無效校正。這個機制的基本想法是使用同步和延時 請求來進行時間校正。對于同步消息，如果主機到從機延時 小于最小平均路徑延時，測量結果就顯示至少有一個主機到 從機延時減去最小平均路徑延時的時間偏差。這種情況下， 時間校正是基于偏差測量進行的。如果主機到從機的延時高 于最小平均路徑延時，無法知道誤差是由時間偏差引起的還 是包延時偏差引起的，所以不會做校正。對于延時請求消息 也相似，如果從機到主機的延時小于最小平均路徑延時，測 量結果就顯示有至少為平均路徑延時減去從機到主機延時的 時間偏差發(fā)生。注意，這里檢測到的時間偏差是正的，而主 機到從機延時測量中的結果是負的。

兩個方法都是通過調節(jié)一段時間內的精準時間協議的時 鐘速率來進行時間校正。為了避免速率的大波動，每一個校 正都限制幅值。這將有助于降低由于時間偏移的快速校正而 引起的時間間隔誤差。在第二個機理中通過保持時間誤差值 進行處理。當因接收到的同步或延時請求引起的新誤差計算 出來時，如果這個新誤差代表了一個更大的偏差，時間誤差 就更新為新值。否則，時間誤差保持不變?；跁r間誤差， 只能進行有限的校正并從時間誤差中去除。因此，在完成校 正之前，偏移測量可能進行多次校正。



第二個機理很少有無效的校正，但是呈現出更長的無校 正周期；基于速率校正誤差，很可能會出現漂移。盡管第二 個機理在重流量和多開關的條件下顯得更好，但兩者的總體 結果相似。由于第二個機理產生更好的結果，結論部分詳述 這些結果。

3.0 測試平臺

測試時鐘伺服算法的*估平臺是基于FPGA的常規(guī)*估 平臺，ALP（模擬測試發(fā)射平臺）。ALP平臺包含一個小的 FPGA來實現MAC接口、數據包緩沖和與DP83640以太網物 理層設備進行通訊的MDIO管理界面。ALP板子包括與PC主 機通訊的USB接口。在PC主機上，ALP軟件運行PTP協議來 建立和分析包并控制PHY中的PTP硬件的操作。ALP平臺合 并了支持兩個獨立的PHY器件的邏輯和連接。[!--empirenews.page--]

測試平臺對包和控制的處理能力進行了限制，它限制了 可以處理的同步周期的數量。每秒多達8個同步脈沖時同步工 作良好，但是超過這個值則不能維持速率。由于電信和其它 的應用需要的速率是每秒大約100個同步消息，這個平臺不 能提供嵌入式平臺能夠提供的相同等級下的同步。DP83640 硬件沒有限制器件工作在更高同步速率環(huán)境中的器件。

這個 限制特殊針對*估平臺。 ALP平臺提供了一個GUI和支持Python腳本語言的腳本 機理。通過ALP GUI，在Python中運行PTPv2協議和時鐘伺服算法可以得到全面測試。

對于最簡單的測試，由單HP網絡設備開關組成網絡。使 用獨立的ALP平臺并設置為想提供網絡的規(guī)定比例利用率的 開關發(fā)送廣播流量來產生額外的流量。針對有主機、從機之 間三個開關組成的網絡的測試也做過。

PTP主機使用一個OCXO作為參考時鐘源，PTP從機使 用的是一個廉價TCXO參考。

4.0 測試結果

建議算法通過流量負載達到80%以上的單開關或者多開關來測試性能。設定主機每秒發(fā)送8個同步消息，而從機相對 于每個同步消息，發(fā)送一個延時-響應消息。流量負荷通過隨 機大小的廣播包來產生，變化內部包間隔以產生特定流量。 流量通過測試網絡中的一個開關的可用端口引入。時間誤差 數據采用DP83640 PTP主機的事件時間戳能力來捕獲并保存以備*估。除計算標準偏差外，在每個流量條件下，還產生 MTIE和TDEV（時間偏差）圖。測試持續(xù)時間最短為4小時， 最長為8小時。



4.1 單開關結果

下圖顯示了單開關在20%，50%和80%流量負載時的 MTIE，TDEV的結果。除了測試結果，測試圖形還顯示了通 信規(guī)格中的兩個屏蔽。這個結論很容易滿足G.823對于PDH 接口的要求，但不能完全滿足G.811 PRC要求。需要進一步 優(yōu)化，尤其是提高同步速度，來滿足PRC要求。



4.2 多開關測試

測試是在三個開關網絡中完成的，三個開關由一個DLink DES1105 5端口開關、一個Linksys SD205 5端口開關和一個 HP網絡設備8000M組成。測試結果是在三個開關20%，50% 的利用率，流量注入到第三個開關的條件下得到的。如所期 望，這個結果不如單開關好，但是仍然顯示出所示滿足規(guī)格 的潛力。如下圖形表明不同流量條件下的MTIE和TDEV。



4.3 其它測試結果

雖然沒有得到具體的結果，但是算法表現為對流量在0到 80%之間變化的良好響應。如果流量超過80%，算法仍然需要精簡以便處理明顯更少的最小延時包。



[!--empirenews.page--]5.0 其它機會

這個文檔描述了一種工作算法，但仍有很大可能在將來 的開發(fā)中提高和測試這種算法。以下列出了一些可能： 增加同步速率：增加同步速率需要將平臺移到可以支持 更高包速率，可能達到100同步/秒或者更高這樣的平臺上。 這可能需要移到諸如飛思卡爾的MCF5234BCCKIT Coldfire 這樣的嵌入式平臺。



這樣做允許對算法進行很多改進，例如 為每個速率和時鐘校正做許多延時測量等。 改善速率適應性：一些最大誤差是由于算法在跟蹤本地 振蕩器頻率變換時的響應緩慢造成的。跟蹤速率并且進行調 整的改進算法在整體結果上具有很大的提高。 更大的網絡上測試：具有更多實際流量條件的更大網絡 上進行擴展測試。

VLAN標簽上測試：使能VLAN標簽、允許基于VLAN優(yōu) 先級域，處理PTP包的IEEE802.1Q優(yōu)先級可以提高測試結 果。

6.0 結論

這個文檔描述了由無IEEE1588能力的器件組成的網絡 中，使用DP83640以太網物理層設備來同步時鐘的一種算 法。此算法雖然不能在所有條件下提供完整的解決方案，但 表明了這種解決方案的可行性。每秒8個同步消息條件下，系統可以準確的在重負載單開關中進行同步。在更大的同步 消息速度下，期望這個算法在更大的網絡中有更高的精確等級。