【IEDM專欄】臺積電發(fā)布采用TSV的三維LSI技術(shù) 有意在28nm以下工藝量產(chǎn)
臺灣臺積電（Taiwan Semiconductor Manufacturing，TSMC）公開了采用TSV（硅通孔）三維積層半導(dǎo)體芯片的LSI量產(chǎn)化措施（演講序號：2.1）。該公司采用TSV、再布線層以及微焊點（Microbump）等要素技術(shù)，制作了三維積層有半導(dǎo)體芯片和300mm晶圓的模塊，并評測了三維積層技術(shù)對元件性能和可靠性的影響。臺積電有在28nm以下工藝量產(chǎn)三維LSI的意向：“我們以現(xiàn)有制造技術(shù)實現(xiàn)了三維LSI，該成果使我們朝著量產(chǎn)邁出了一大步”。如果快的話，很有可能在近1～2年內(nèi)開始量產(chǎn)。
臺積電首先指出，作為三維LSI的量產(chǎn)課題，TSV技術(shù)、設(shè)計技術(shù)、測試方法以及熱量和機械強度的確保這四個方面是很重要的。其中，就此論文的主題TSV技術(shù)，介紹了在（1）TSV的形成，（2）晶圓的薄化和薄型晶圓的移送，（3）在硅晶圓兩面以低溫形成再布線層的技術(shù)，（4）微焊點的形成以及（5）晶圓和芯片的接合等核心技術(shù)上的措施。
例如，關(guān)于（1），臺積電介紹了具有平滑側(cè)壁的垂直貫通孔的開孔技術(shù)，以及抑制嵌入貫通孔的銅從孔的最上部泄漏到外面現(xiàn)象（Cu extrusion）的技術(shù)等。前者通過改良蝕刻方法而實現(xiàn)。通過改良貫通孔的形狀，抑制了銅經(jīng)由高溫工藝從貫通孔向外部擴散的現(xiàn)象，TSV間的泄漏電流比原來降低了幾位數(shù)。
至于后者，臺積電在分析該現(xiàn)象如何依賴于鍍銅條件、晶粒（Grain）大小以及退火條件等基礎(chǔ)上，開發(fā)出了對策技術(shù)。據(jù)稱，在采取該對策之前，在300mm晶圓上集成的芯片，有20％由于從貫通孔漏出來的銅的影響，CMOS的布線層會受到損傷。該公司開發(fā)的技術(shù)通過改善鍍銅條件等，幾乎可以完全消除這種損傷。
臺積電此次用實際元器件評測了這些三維積層技術(shù)的有效性。具體為，采用TSV、再布線層以及微焊點等，在集成有40～28nm工藝CMOS的300mm晶圓上三維積層尺寸9mm×2.4mm的半導(dǎo)體芯片。制成的TSV間距為30μm，連接晶圓和芯片的微焊點的間距為40μm。這些要素技術(shù)均是以臺積電擁有的現(xiàn)有半導(dǎo)體制造技術(shù)實現(xiàn)的。
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下載文檔據(jù)業(yè)內(nèi)信息，近日一家名為Daedalus Prime的小公司陸續(xù)對多個半導(dǎo)體巨頭發(fā)起337專利訟訴，其中包含三星電子、高通公司、臺積電等。
關(guān)鍵字： 專利侵權(quán) 三星 臺積電 高通公司 337調(diào)查 USITC
廠商專欄
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