益華(Cadence)拓展與臺積電合作范圍，宣布支持臺積電模擬／混合訊號(Analog/Mixed-Signal)設計參考流程1.0版，以實現(xiàn)28奈米制程技術(shù)。另一方面，TLM(Transaction-Level Modeling)導向設計與驗證、3D IC設計實現(xiàn)以及整合DFM等設計技術(shù)與流程，也已融入臺積電設計參考流程11.0版中。

Cadence指出，透過與臺積電在這項全新設計參考流程上的合作，可協(xié)助促進先進混合訊號設計的上市時程，幫助降低在設計基礎架構(gòu)的冗余投資，并提高投資報酬。

Cadence產(chǎn)品管理事業(yè)群處長Sandeep Mehndiratta表示，隨著無線、網(wǎng)絡架構(gòu)、消費性與中央處理器(CPU)設計復雜度日益增加，模擬與混合訊號IP將會占有芯片設計的50%以上。

Sandeep Mehndiratta進一步指出，Cadence的臺積電 AMS設計參考流程 1.0版，專為臺積電芯片技術(shù)優(yōu)化，為客戶提供周延的設計、驗證與設計實現(xiàn)解決方案，實現(xiàn)28奈米制程最高設計質(zhì)量的先進混合訊號設計，將可解決當今在無線、網(wǎng)絡架構(gòu)、消費性與其他應用方面，芯片設計中模擬與混合訊號功能日益高漲的復雜性，也滿足了整合的需求。

另一方面，Cadence表示，其TLM導向設計與驗證、3D IC設計實現(xiàn)以及整合DFM等設! 計技術(shù)與流程，也已融入臺積電設計參考流程11.0版中。

Cadence指出，此次與臺積電的合作中，為低功耗、先進制程與混合訊號設計提供更多的支持。在低功耗領域中，這個流程以Common Power Format (CPF)為基礎，支持power state validation與IP library view。在先進制程領域中，以臺積電的iLPC進行微影hot spot修正，以及dummy metal/via插入的修補方式，解決hot spot 的議題，并能將癥結(jié)反饋至自動化布局與繞線工具的單獨GDS接口。

在系統(tǒng)封裝(System-In-Package；SiP) 混合訊號設計方面，有SiP die/package floorplan、混合訊號IR drop與先進SiP靜態(tài)時序分析等封裝支持。這些嶄新的設計參考流程元素，從系統(tǒng)層到簽核(signoff)為設計團隊提供更高能見度與可預測性，協(xié)助在功耗、效能與設計尺寸trade-off的挑戰(zhàn)下進行優(yōu)化，并實現(xiàn)最高設計良率。

Cadence資深副總裁兼策略長黃小立表示，移轉(zhuǎn)? 饇玟]計階層進行萃取的做法，讓客戶獲得相當大的優(yōu)勢，因為從系統(tǒng)層設計到實體設計的階段，進行IP的建立和重復利用，讓設計與驗證生產(chǎn)力大幅增加。透過提高生產(chǎn)力，才能夠跟上日益增高的設計復雜性，并且滿足緊迫上市時程的需求。