當晶圓制程從45奈米進入28奈米甚至更微型化的階段時，其所需面對的問題則更為復雜，在實體架構設計（physical design）、DFM（design for manufacturing）、光學微影技術（Lithography）和漏電流等制程上的挑戰(zhàn)更為嚴峻。

越來越微型化的晶圓制程，帶給光學微影技術越來越嚴厲的技術難題。微影技術是透過提高分辨率制作更小線寬尺寸的方式，來提高IC密度進而降低顯影成本。光源波長和光源波的尺寸是其關鍵，微影技術所使用的光源波長越短、尺寸越小，分辨率會越高?；蛘?，也可以采用雙重曝光成像（double patterning）的方式來提高顯影分辨率。不過雙重曝光成像成本較高，圖案布局也較復雜，因此釜底抽薪的辦法，就是從革新微影技術的光源內(nèi)容著手。

Tela Innovations市場營銷副總裁Neal Carney則表示，隨著奈米制程微型化，IC密度不斷縮小，晶圓上的圖案間距和目標會更小，無論是單次曝光（single patterning）還是雙重曝光成像，都已藉由浸潤式微影技術中透過水較高的折射率，增加透鏡的數(shù)值孔徑（NA），來縮減圖案尺寸。進入到28～20奈米制程階段，技術上還是以193nm的深紫外光、結合1.35NA的浸潤式微影技術（immersion lithography）為主。至于大家不斷討論到波長13.4nm的次世代超短紫外光（Extreme Ultra Violet；EUV），在技術上仍有許多不確定因素，因此浸潤式微影技術應該還是下一世代28～20奈米制程的主流微影技術。

同時，提升晶圓微影制程的圖案布局和導線精確度更是重要，特別是在雙重曝光成像的過程，要讓晶圓實體架構設計圖案布局和布線更準確，交叉點不易失真，還要兼顧提升晶體管在特定布線內(nèi)的效能。因此在技術上，可藉由預先定義實體架構（pre-defined topologies），采用固定閘極距離（fixed-pitch）、直線模式（straight line poly）、整合密度模式（uniform density poly）和單面向布局（single orientation）等方式，在同樣的設計架構和工具環(huán)境下，可進一步降低微影圖案布局的變異性。

另一方面，降低漏電流的挑戰(zhàn)也十分不容易克服。Tela Innovations在并購Blaze之后取得降低漏電流的關鍵技術，可針對特定的晶體管網(wǎng)關長度施以偏壓，讓網(wǎng)關長度微調增加，漏電流功耗就會呈現(xiàn)指數(shù)型的降低，而漏電耗能的變異性（leakage variability）也會隨之降低，不會影響芯片的尺寸與效能，提升芯片漏電流的參數(shù)良率（parametric yield）。

Tela Innovations在提升晶圓圖案布局和降低漏電功耗的技術，已經(jīng)獨家專利授權給臺積電廣泛采用。臺積電EDA和設計服務部門副總監(jiān)Tom Quan表示，臺積電藉由OIP平臺架構的合作方式，采用Tela的技術提升芯片設計與制程的效能。這是藉由光學臨近效應修正（Optical Proximity Correction；OPC）的閘極臨界尺寸（Critical Dimension）的微調技術，分析產(chǎn)品設計，并在對時序較不敏感的路徑上將閘極長度調整為合適的大小，同時有效節(jié)省對時序較不敏感的路徑上的晶體管耗能，而不影響芯片的性能，降低漏電流的幅度可達到50％，目前已應用在90～40奈米的晶圓制程上，臺積電的客戶包括LSI和Mellanox等，均已使用臺積電和Tela所合作的降低漏電功耗技術，幅度可達20～25％左右。