電子設計企業(yè)Cadence設計系統(tǒng)公司今天宣布推出一款全面的低功耗設計流程，面向基于中芯國際65納米工藝的設計工程師。該流程以Cadence低功耗解決方案為基礎，通過使用一個單一、全面的設計平臺，可以更加快速地實現(xiàn)尖端、低功耗半導體產品的設計。
“目前，功耗已成為一個關鍵的設計制約因素，從技術和成本的角度來說，它同時序和面積一樣重要”，SMIC設計服務中心副總裁劉明剛表示，“SMIC-Cadence Reference Flow 4.0具有先進的自動化低功耗設計功能，能夠滿足低功耗設計創(chuàng)新的需要。”
通過低功耗芯片的設計實現(xiàn)，完成了對該設計流程的確認。上述芯片利用了 SMIC 的內部設計65納米庫，包括有效的電流源模型(ECSM)標準單元、功耗管理單元、PLL、SRAM 和 I/O 庫。該設計中所采用的低功耗技術包括功率門控和多電源/多電壓(MSMV)技術，可以降低漏電和動態(tài)功耗消耗。
“能率對許多新型半導體產品來說都是一個關鍵的要求，然而設計者有時卻認為關注于功耗只是最近才剛剛興起，因而伴隨著很多風險”，Cadence公司產品營銷副總裁 Steve Carlson 表示，“Cadence 低功耗解決方案提供了全面的、經過硅驗證的從前端到后端的流程，面向基于SMIC的65納米工藝技術的設計者，它包括對功能和結構的驗證，同時提高了生產率。該解決方案快速、易用并經過了實踐檢驗。”
下載文檔在閾值電壓或低于閾值電壓時，EPAD MOSFET 在稱為亞閾值區(qū)域的工作區(qū)域中表現(xiàn)出關斷特性。這是 EPAD MOSFET 傳導通道根據施加的柵極電壓快速關閉的區(qū)域。由柵電極上的柵電壓引起的溝道呈指數下降，因此導致漏極...
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