Cadence設(shè)計系統(tǒng)公司日前宣布中芯國際集成電路制造有限公司已經(jīng)將Cadence Silicon Realization產(chǎn)品作為其65納米參考流程4.1版本（Reference Flow 4.1）可制造性設(shè)計（DFM）以及低功耗技術(shù)的核心。以Cadence Encounter Digital Implementation System為基礎(chǔ)，兩家公司合作為65納米系統(tǒng)級芯片（SoC）設(shè)計提供了一個完整的端到端的Silicon Realization流程。
經(jīng)過嚴(yán)格評估，中芯國際選擇了Cadence Silicon Realization產(chǎn)品，基于其強大的層次化流程 (hierarchical flow)，應(yīng)用于大規(guī)模和高質(zhì)量的設(shè)計。中芯國際認(rèn)為此緊湊結(jié)合了功能性、物理和電氣領(lǐng)域的整合流程，可用于評估、邏輯設(shè)計、驗證、物理實現(xiàn)與設(shè)計內(nèi)簽收，并大大提高設(shè)計師的效率、易用性, 及獲得更具確定性的結(jié)果 (deterministic results)。
中芯國際流程中包含的Cadence Silicon Realization技術(shù)包括Incisive® Enterprise Simulator、 Encounter® RTL Compiler、 Encounter Test、 Encounter Conformal® Low Power、 Encounter Conformal Equivalence Checker、 Encounter Digital Implementation System、 QRC Extraction、 Encounter Timing System、 Encounter Power System、 Litho Physical Analyzer、 Litho Electrical Analyzer、 Cadence CMP Predictor 和 Assura® Physical Verification。
“我們的共同客戶將會從Cadence對參考流程4.1的貢獻中大大獲益，它解決了在65納米節(jié)點上遇到的兩個重要問題，設(shè)計的余量和良率（design margins and yields）”中芯國際設(shè)計服務(wù)部資深總監(jiān)朱敏說?！叭鎽?yīng)用端到端Cadence Silicon Realization流程進行數(shù)字設(shè)計、驗證與實現(xiàn)，結(jié)合我們的參考流程，將會讓我們的客戶達(dá)到更高的效率、生產(chǎn)力以及提高芯片的質(zhì)量，縮短上市時間?！?br /> Cadence最近公布了一款全新的全盤式Silicon Realization方法，芯片開發(fā)不再是傳統(tǒng)的單點工具拼貼，而是采用流線化的端到端綜合技術(shù)、工具與方法學(xué)。這種新方法著重于提供能確保達(dá)成Silicon Realization的產(chǎn)品和技術(shù)所需的三個條件：統(tǒng)一的設(shè)計意圖、提取 (abstraction) 和收斂 (convergence)。這種方法是Cadence公司其 EDA360 (Electronic Design Automation 360, 一個新的電子自動化設(shè)計系統(tǒng)) 戰(zhàn)略的一個關(guān)鍵組成部分，目標(biāo)是提高生產(chǎn)力、可預(yù)測性和可盈利性，同時降低風(fēng)險。
“作為中芯國際的長期合作伙伴，很高興再次與他們的技術(shù)專家合作，幫助我們的共同客戶開創(chuàng)一條Silicon Realization的快車道，”Cadence產(chǎn)品管理部總監(jiān)David Desharnais說?！芭c領(lǐng)先的客戶和中芯國際這樣的設(shè)計鏈合作伙伴合作，是實現(xiàn)Cadence EDA360愿景的關(guān)鍵，也是實現(xiàn)更高生產(chǎn)力、可預(yù)測性和可盈利性的關(guān)鍵?！? 0 0