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臺(tái)積電推40納米制程首批產(chǎn)品第二季問世

時(shí)間：2008-03-28 11:12:34

關(guān)鍵字：臺(tái)積電 40納米 BSP 電量

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[導(dǎo)讀] 臺(tái)積電(TSMC)日前宣布推出40納米制程，涵蓋嵌入式DRAM、混合信號(hào)及射頻制程并提供多梯次晶圓共乘服務(wù)，并提供40納米設(shè)計(jì)服務(wù)套件及包括經(jīng)過制程驗(yàn)證的合作廠商IP、設(shè)計(jì)自動(dòng)化工具、臺(tái)積電的電性參數(shù)模型(SPICE M

臺(tái)積電(TSMC)日前宣布推出40納米制程，涵蓋嵌入式DRAM、混合信號(hào)及射頻制程并提供多梯次晶圓共乘服務(wù)，并提供40納米設(shè)計(jì)服務(wù)套件及包括經(jīng)過制程驗(yàn)證的合作廠商IP、設(shè)計(jì)自動(dòng)化工具、臺(tái)積電的電性參數(shù)模型(SPICE Model)及核心基礎(chǔ)IP等完整設(shè)計(jì)生態(tài)環(huán)境。首批客戶產(chǎn)品預(yù)計(jì)今年第二季問世。

臺(tái)積電表示，此一新世代制程包括提供高效能優(yōu)勢(shì)的40納米泛用型制程(40G)以及提供低耗電量優(yōu)勢(shì)的40納米低耗電制程(40LP)；其芯片閘密度(Raw gate density)是65納米制程的2.35倍，運(yùn)作功率(Active power)比45納米制程減少幅度可達(dá)15%，創(chuàng)下業(yè)界SRAM單位元尺寸及宏尺寸最小的紀(jì)錄。目前已有數(shù)十家客戶進(jìn)行產(chǎn)品設(shè)計(jì)，同時(shí)，客戶也已頻繁使用晶圓共乘服務(wù)進(jìn)行產(chǎn)品驗(yàn)證。

臺(tái)積電指出，45納米制程的芯片閘密度原本為65納米制程的2倍，但通過制造上的創(chuàng)新，其40納米低耗電量及泛用型制程的芯片閘密度更進(jìn)一步提高，達(dá)到65納米制程的2.35倍。

新的40納米低耗電量制程適用于對(duì)晶體管漏電高度敏感的應(yīng)用，如通信及移動(dòng)產(chǎn)品；40納米泛用型制程則適用于高效能的產(chǎn)品應(yīng)用，例如中央處理器、繪圖處理器、游戲機(jī)、網(wǎng)絡(luò)、可編程邏輯門陣列(FPGA)以及其它高效能消費(fèi)型產(chǎn)品應(yīng)用。

40納米制程系由45納米制程直接微縮(Linear shrink)，而其SRAM效能則完全相同，單位元面積僅有0.242平方微米。除了尺寸及效能的雙重優(yōu)勢(shì)外，不論是40納米泛用型制程或是低耗電量制程，都可以搭配混合信號(hào)、射頻以及嵌入式DRAM制程，以滿足多種不同的產(chǎn)品應(yīng)用。

臺(tái)積電40納米制程結(jié)合了193納米浸潤(rùn)式曝影技術(shù)以及超低介電系數(shù)(Extreme low-k dielectric，ELK)組件連接材料的優(yōu)勢(shì)，其邏輯制程可搭配低耗電量三閘級(jí)氧化層(Triple gate oxide，LPG)來支持高效能無線及移動(dòng)產(chǎn)品應(yīng)用。此外，40納米泛用型及低耗電量制程皆提供多種不同運(yùn)作電壓以及1.8V及2.5V的輸入/輸出電壓以滿足不同產(chǎn)品的需求。

臺(tái)積電今年的40納米制程晶圓共乘服務(wù)預(yù)計(jì)于4月、6月、8月、10月及12月推出。目前，第一批客戶采用45納米/40納米晶圓共乘服務(wù)已超過200個(gè)共乘座(Shuttle Block)。臺(tái)積電將先于晶圓12廠提供40納米泛用型及低耗電量制程制造服務(wù)，未來會(huì)視客戶需求再擴(kuò)展至晶圓14廠。

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