摘要：分析了IC業(yè)的眾多特點(diǎn)，例如從90nm向65nm、45nm、32nm、22nm等拐點(diǎn)演進(jìn)的困難，以及ESL、DFM拐點(diǎn)，制造是設(shè)計(jì)的拐點(diǎn)，FPGA與ASIC之間的拐點(diǎn)等熱門問題。

關(guān)鍵詞：EDA；65nm；45nm；22nm；光刻

在IC(集成電路)發(fā)展過程中，出現(xiàn)了多個拐點(diǎn)。不過，我們必須在每個拐點(diǎn)中生存下去。拐點(diǎn)其實(shí)是一個最大的機(jī)會。每當(dāng)處在一個拐點(diǎn)時，如果你能把它同創(chuàng)新結(jié)合起來，你就有機(jī)會獲得更大的成功。作為一家技術(shù)公司，其實(shí)是為尋找拐點(diǎn)而生，并利用這個拐點(diǎn)來超越競爭對手。在拐點(diǎn)時，會有許多有趣的事情發(fā)生，小公司變成大公司，或者大公司變得比它的競爭對手更大... ...

在美國舊金山舉辦的“2008電子高峰論壇”期間，有“在拐點(diǎn)生存”的小型研討會，以及部分EDA/服務(wù)公司的主題演講。從中可窺見部分EDA領(lǐng)導(dǎo)廠商和IC制造商對技術(shù)演進(jìn)的看法。

從左至右來自：GarySmithEDA公司，Synplicity公司，Chartered公司，
Mentor公司，Cadence公司

ESL和DFM使RTL出局

GarySmithEDA市場咨詢公司的董事會主席Mary Orson認(rèn)為，ESL(電子系統(tǒng)級設(shè)計(jì))和可制造設(shè)計(jì)(DFM)正在逐步將RTL(寄存器輸出級)供應(yīng)商擠出市場。

DFM是否會對IC-CAD領(lǐng)域進(jìn)行一場革命？如何面對設(shè)計(jì)成本不斷增加的挑戰(zhàn)，以及IC-CAD變得越來越復(fù)雜的問題？我們從具有9百萬門的130nm IC設(shè)計(jì)正過渡到具有1300萬門的65nm設(shè)計(jì)。130nm IC的設(shè)計(jì)成本在920萬美元左右，而65nm 的設(shè)計(jì)成本則高達(dá)4620萬美元，其中近2/3的費(fèi)用為軟件設(shè)計(jì)成本。

拐點(diǎn)挑戰(zhàn)之一：處理器和算法斷層

Synplicity公司CEO Gary Meyers和市場行銷副總裁Andrew Haines認(rèn)為，IC設(shè)計(jì)業(yè)目前存在有兩個拐點(diǎn)，一個是在ESL中的；一個是在DFM中的。它們在設(shè)計(jì)中處于兩個極端，一個在設(shè)計(jì)的始端，一個在設(shè)計(jì)的末端。

Gary Meyers
Synplicity的CEO

ESL總的來說是一個設(shè)計(jì)流程，它處在高于RTL的層面中。在ESL背后存在著一個設(shè)計(jì)者需要妥善處理的問題，那就是算法的復(fù)雜性。算法的復(fù)雜性在逐年增加。它反映在許多方面，例如在消費(fèi)類電子、醫(yī)療儀器、無線等器件中大量使用的DSP。

另一方面，處理器復(fù)雜性的增加相對于算法的則緩慢得多。這形成了一個斷層。處理器的復(fù)雜性代表了處理器的性能。處理器越復(fù)雜，其功能也就越多。處理器時鐘頻率的增加比其復(fù)雜性的增加要緩慢得多。這在處理器的性能與算法的復(fù)雜性之間造成了一個更大的斷層。這是一個非常有趣的現(xiàn)象。

Synplicity在FPGA綜合領(lǐng)域處于領(lǐng)導(dǎo)地位。無線是FPGA應(yīng)用最成功的領(lǐng)域之一，這全歸功于那個斷層的存在。要做到這一切，就要攻克其算法的復(fù)雜性。不僅在這一個方面，另外還要設(shè)計(jì)很多多處理器，以及像eSilicon所擁有的可擴(kuò)展的處理器生產(chǎn)線。這是一個廣泛存在的問題。在許多地方都存在的算法的復(fù)雜性使軟件和硬件設(shè)計(jì)的復(fù)雜性都在增加。有很多證據(jù)都說明了軟件的復(fù)雜性。例如一位剛從中國回來的朋友說，他參觀了一些設(shè)計(jì)公司，他們雇傭的工程師中有2/3是軟件工程師。這是SoC行業(yè)的典型模式。在SoC中有很多程序，你要寫很多軟件。一家大型設(shè)計(jì)公司在芯片做好后，還需要一年多的時間才能完成軟件的制作，這是一件不幸的事。

具體地說，軟件的復(fù)雜性產(chǎn)生了許多問題，那是改善驗(yàn)證所需要的，如虛擬平臺在其產(chǎn)生之后已被許多公司采用；多基(multi-based)設(shè)計(jì)被用來做許多事。更具體地看，Synplicity為ASIC的驗(yàn)證生產(chǎn)帶有FPGA的原型機(jī)。有趣的是，絕大多數(shù)客戶用它做軟件驗(yàn)證而不是硬件驗(yàn)證。硬件驗(yàn)證有許多種方式。一般說來，在原型機(jī)上可以驗(yàn)證一些硬件問題。但它被使用的主要原因還是調(diào)試軟件。此原型機(jī)的運(yùn)行速度在30~80MHz，可以運(yùn)行再應(yīng)用程序、操作系統(tǒng)、全套的應(yīng)用程序等，你還可以運(yùn)行許多調(diào)試程序。一位工程師說他剛完成了第一個原型機(jī)設(shè)計(jì)，而且他打算終生都做這樣的設(shè)計(jì)。因?yàn)樵谀切┬酒杏刑嗟能浖枰眠@種方式來驗(yàn)證。這就是對算法的復(fù)雜性在當(dāng)今設(shè)計(jì)市場中所產(chǎn)生的影響的一個展望。

另一方面，算法的復(fù)雜性需要更復(fù)雜的硬件來支持。這也是為什么FPGA和所有的基站正在制作帶有許多并行結(jié)構(gòu)的復(fù)雜算法。為了確保創(chuàng)造力，Synplicity正在進(jìn)入把高級概念變成應(yīng)用硬件的進(jìn)程，但這種進(jìn)程比驗(yàn)證技術(shù)的改進(jìn)要慢。

Synplicity已經(jīng)發(fā)布了新型ESL綜合工具。Synplicity不試圖解決所有的問題，而是集中在DSP上。

“美國電子高峰會議”的聽眾主要是亞洲、歐洲和美國的電子新聞媒體

拐點(diǎn)挑戰(zhàn)之二：半導(dǎo)體業(yè)聯(lián)合

ESL處于IC設(shè)計(jì)與研究層面上，制造處于IC產(chǎn)業(yè)鏈的末端。新加坡Chartered(特許)半導(dǎo)體制造公司設(shè)計(jì)實(shí)現(xiàn)聯(lián)盟副總裁Walter Ng探討了芯片工廠如何在拐點(diǎn)生存并繁榮的問題。他認(rèn)為，對于制造而言，在設(shè)計(jì)中所涉及的首要問題是功耗。Chartered正越來越多地投入到對45nm、32nm或更小特征尺寸的芯片設(shè)計(jì)中。在設(shè)計(jì)流程中盡早解決諸如功耗等問題是十分有益的。

ESL是一個功能強(qiáng)大的工具。本討論會的一個前提是，如果50％的ESL設(shè)計(jì)是針對FPGA的，而少于10％的ESL設(shè)計(jì)是針對SoC的，這將意謂著什么呢？Walter認(rèn)為從代工廠角度講，即使這種假設(shè)變?yōu)楝F(xiàn)實(shí)，那也不是代工廠要擔(dān)心的事。在FPGA及其它可編程控制器件中，傳統(tǒng)的設(shè)計(jì)方式仍然是被常規(guī)采用的方式。Chartered相信如果其中任何一款設(shè)計(jì)變?yōu)楝F(xiàn)實(shí)的話，都可能會做SoC，然后進(jìn)入到代工廠。如此說來，即便是FPGA供應(yīng)商也會傾向于通過純粹的芯片代工廠來制造產(chǎn)品。因此，處于末端的芯片代工廠的前景十分看好，因?yàn)橥瑯幽芟硎艿紼SL在高質(zhì)量設(shè)計(jì)中所體現(xiàn)的價值。[!--empirenews.page--]

就DFM而言，將會改變半導(dǎo)體市場的格局。DFM也是當(dāng)今制造業(yè)中的眾多重大挑戰(zhàn)之一。對于像Chartered 這樣傳統(tǒng)的純粹代工廠而言，實(shí)現(xiàn)45nm、32nm或22nm甚至更小的芯片的DFM并不容易。原因很簡單，代工廠的核心任務(wù)是制造而不是設(shè)計(jì)。所以代工廠做的可制造設(shè)計(jì)可能并不切合實(shí)際。據(jù)說許多大型芯片代工廠都放棄了對加工工藝的開發(fā)。這種技術(shù)開發(fā)具有很大的挑戰(zhàn)性。原因在于其復(fù)雜性及成本?，F(xiàn)如今，先進(jìn)技術(shù)的應(yīng)用成本越來越高，DFM及像縮放技術(shù)(scaling)等的創(chuàng)新都變得越來越困難。對任何一家單一的公司而言，要通過各種手段實(shí)現(xiàn)先進(jìn)技術(shù)、進(jìn)行創(chuàng)新及向類似DFM的問題發(fā)起挑戰(zhàn)都是非常困難的。

不過，我們也需要為這些問題提供一個成本合理的解決方案。在工藝技術(shù)方面，這些挑戰(zhàn)正在逐步升級。我們正在為技術(shù)創(chuàng)新尋找一個可伸縮的模型。技術(shù)開發(fā)方面的挑戰(zhàn)已不僅僅只是縮放，還有真正的技術(shù)創(chuàng)新。我們面臨的挑戰(zhàn)是提供消費(fèi)者設(shè)計(jì)基礎(chǔ)設(shè)施，它與工藝技術(shù)相伴相隨，這很難做到。隨著工藝技術(shù)不斷進(jìn)步，EDA工具也要跟上步伐。先進(jìn)技術(shù)對于EDA和其它優(yōu)良工具在建模方面提出了更大的挑戰(zhàn)。在系統(tǒng)市場結(jié)構(gòu)中，我們看到許多處在前沿的客戶正在進(jìn)行自我分化。作為支持工具的ESL起到了關(guān)鍵的作用。我們現(xiàn)在所見到的許多物理設(shè)計(jì)，說句不好聽的話，更像是半成品或未加工的原材料。解決這個問題的關(guān)鍵是電路設(shè)計(jì)師。盡管許多行業(yè)是由數(shù)字技術(shù)所驅(qū)動的，但用戶設(shè)計(jì)也不能忽視，諸如定制數(shù)字處理器，還有混合信號技術(shù)，因?yàn)橥ㄐ湃匀灰蕾囉谠S多混合信號技術(shù)。將所有這一切放在一個地方完成，這對于任何一家獨(dú)立的公司來說都是非常困難的。這些問題驅(qū)使Chartered在5年前開始與IBM合作，成立了合作發(fā)展聯(lián)盟。在此聯(lián)盟中有Chartered、IBM、Samsung、Infineon、Freescale、STMicro，以及新加盟的Toshiba。所有這些公司正在合作開發(fā)32nm技術(shù)。聯(lián)盟成員分?jǐn)傎M(fèi)用，用各種優(yōu)秀的技術(shù)人員來解決那些難題，為工藝技術(shù)及設(shè)計(jì)基礎(chǔ)設(shè)施制定解決方案。不僅是工藝技術(shù)及設(shè)計(jì)基礎(chǔ)設(shè)施方面的力量得以增加，制造能力同樣得以增加。對于GDSII的制造來說，堪稱首例。相同的GDS II不需要重新設(shè)計(jì)，就可以同時在三個處在不同地區(qū)的制造廠中制造，制造商可以是Chartered、IBM或Samsung(圖1)。對于第三方、IP和生態(tài)環(huán)境所提出的挑戰(zhàn)，合作也是一個解決方案，它可以在這些領(lǐng)域加快效率。因此我們認(rèn)為，在當(dāng)今半導(dǎo)體業(yè)中利用拐點(diǎn)的最好方式是多方聯(lián)合。

圖1 共同的制造平臺

拐點(diǎn)挑戰(zhàn)之三：IC成本和ESL

“在今后幾年中，我們所要面臨的大多數(shù)問題可以歸類為各種成本核算問題。”Mentor Graphics公司Design-to-Silicon部總經(jīng)理Joe Sawiki指出，其中包括實(shí)現(xiàn)芯片工廠的成本；開發(fā)新技術(shù)節(jié)點(diǎn)的成本；設(shè)計(jì)芯片的成本等等。這些將推動電子業(yè)的創(chuàng)新。例如，在過去幾年中，設(shè)計(jì)成本和與之相對應(yīng)的技術(shù)節(jié)點(diǎn)所帶來的附加固定資本(real-estate)幾乎持平。也就是說，開發(fā)一個65nm產(chǎn)品或一個獨(dú)立芯片會花費(fèi)3千萬美元，再加上其它常規(guī)功能，這意謂你需要一個具有5倍開發(fā)成本(1.5億美元)商機(jī)的市場來銷售這個芯片。這就是為什么一些設(shè)計(jì)正在走下坡路的原因。如果展望一下在未來的幾年中，32nm 和22nm在硅芯片固定資本方面會呈現(xiàn)的局面，你會看到設(shè)計(jì)領(lǐng)域?qū)l(fā)生翻天覆地的變化(圖2)。實(shí)現(xiàn)一項(xiàng)特定設(shè)計(jì)所花費(fèi)的成本將會出奇地高。

圖2 設(shè)計(jì)業(yè)發(fā)生翻天覆地的變化

Mentor Graphics公司CEO兼董事會主席Walden C.Rhines指出，當(dāng)設(shè)計(jì)成本高達(dá)5~6千萬美元時，因制造環(huán)節(jié)的問題而導(dǎo)致芯片失敗是完全不能被接受的(圖3)。在系統(tǒng)設(shè)計(jì)方面，ESL已被談?wù)摵芫昧?，遠(yuǎn)比DFM久(圖4)，DFM只有三、四年的時間。阻止設(shè)計(jì)方案實(shí)施的原因是設(shè)計(jì)的復(fù)雜性增加了。人們都說產(chǎn)品的生命周期正在逐漸縮短。

圖3 通過改進(jìn)系統(tǒng)架構(gòu)，來改善功耗和成本


圖4 EDA的變革

功耗已經(jīng)被多次討論過了，不過如何強(qiáng)調(diào)這個問題都不算過分。對于系統(tǒng)的功耗問題，最終建議采用ESL在一個新的抽象層設(shè)計(jì)出解決方案。但這需要對所采用的工具進(jìn)行重大技術(shù)改革。

Walden C. Rhines
Mentor Graphics CEO兼董事會主席

ESL需要具備的條件
擁有一個完整的ESL系統(tǒng)需要具備以下幾個條件(圖5)：

圖5 理想的ESL流程

首先，在高端需要有一個處于執(zhí)行層面的建模環(huán)境，它可以讓你把時序、功耗、功能和界面接口等的結(jié)果(effects)分開。在這個建模環(huán)境下的工作效率比所有RTL建模環(huán)境的快幾百倍。它讓你在更高的層面使用你的設(shè)計(jì)，讓你決定控制的類型、數(shù)據(jù)流的形式以及軟件的形式。你可以進(jìn)行結(jié)構(gòu)性的決策，它們會對功耗產(chǎn)生多種多樣的影響。這些是在較低層面進(jìn)行設(shè)計(jì)時做不到的。

其次，你需要能對各項(xiàng)描述進(jìn)行綜合。如果你不得不把設(shè)計(jì)從高一級層面手工轉(zhuǎn)化到下一級層面的話，在這種環(huán)境下，只需導(dǎo)入一個全新的驗(yàn)證層面就可以了。

還有，并不是所有設(shè)計(jì)都是全新的，許多設(shè)計(jì)在實(shí)現(xiàn)階段采用了大量已有的設(shè)計(jì)單元，有些是舊有的設(shè)計(jì)，有些則是來自第三方IP提供商；這些設(shè)計(jì)中有些帶有TLM(事務(wù)級模型)，一些則沒有，因?yàn)檫@些設(shè)計(jì)在被導(dǎo)入之前都已被實(shí)現(xiàn)了。所以你要能把舊有的設(shè)計(jì)從RTL中抽取出來放入TLM環(huán)境中，將所有的設(shè)計(jì)單元合為一個完整系統(tǒng)。[!--empirenews.page--]

最后，假如在使用C/C++的測試系統(tǒng)中實(shí)現(xiàn)含有RTL的設(shè)計(jì)，你則需要一個多語言環(huán)境來完成它。

到目前為止，限制ESL應(yīng)用的諸多因素之一是這項(xiàng)技術(shù)的許多部分事實(shí)上還不存在，或是仍處在初期階段。但Mentor預(yù)期在未來的幾年中，這項(xiàng)技術(shù)將進(jìn)入設(shè)計(jì)領(lǐng)域并會顯著地降低設(shè)計(jì)成本。

關(guān)于拐點(diǎn)的另一方面是如何定義它。Cadence Design Systems公司DFM部市場行銷總監(jiān)Nitin Deo認(rèn)為，在今天，設(shè)計(jì)的最終實(shí)現(xiàn)在很大程度上依賴于制造工藝，這是Cadence認(rèn)為的拐點(diǎn)。

回顧以往的技術(shù)節(jié)點(diǎn)，像130nm或更早的180nm等，它們與當(dāng)今先進(jìn)的節(jié)點(diǎn)相比有一個顯著的差別，那就是在兩種不同設(shè)計(jì)的老節(jié)點(diǎn)之間，當(dāng)它們都通過了DRC(設(shè)計(jì)規(guī)則校驗(yàn))以及時序檢測后投入生產(chǎn)，它們在產(chǎn)量上基本相同；兩者在設(shè)計(jì)上的差異與其成品在性能表現(xiàn)上的差異是相吻合的。而到了90nm及以后的更高級的節(jié)點(diǎn)處，事情開始發(fā)生改變。當(dāng)兩種不同的設(shè)計(jì)都通過了DRC及時序檢測并投入生產(chǎn)后，兩種成品的產(chǎn)量不相同；在時序方面，兩者在設(shè)計(jì)上的差異與其成品在性能表現(xiàn)上的差異不相吻合。為什么會這樣？芯片上的圖案(pattern)在制造過程中開始發(fā)生改變，產(chǎn)生了與設(shè)計(jì)圖不符的現(xiàn)象。也就是說設(shè)計(jì)的最終實(shí)現(xiàn)在很大程度上依賴于制造工藝，這就是拐點(diǎn)。

當(dāng)這個拐點(diǎn)出現(xiàn)時，我們需要做些什么？拐點(diǎn)也許出現(xiàn)在系統(tǒng)級，或從RTL到GDS的轉(zhuǎn)化階段，或在GDS之后，或在產(chǎn)品的后處理階段，這需要進(jìn)一步的探討。這種探討要以設(shè)計(jì)的復(fù)雜性、應(yīng)用及預(yù)期的價值為基礎(chǔ)。對于65nm、45nm及以后的節(jié)點(diǎn)來說，設(shè)計(jì)的復(fù)雜性逐步升級，原因不僅僅是結(jié)構(gòu)差異的增加以及芯片上的晶體管數(shù)目的增加，還有許多應(yīng)用定制化的出現(xiàn)。例如PDA(個人數(shù)字助理)集計(jì)算機(jī)、消費(fèi)電子產(chǎn)品和通信工具于一身，在單一芯片內(nèi)由許多功能塊在執(zhí)行這些功能，顯然，這增加了芯片的復(fù)雜性。越來越多的證據(jù)表明，芯片的單一功能高，其制造可預(yù)測性越高；芯片的非單一功能升高，其不可預(yù)測性升高。

綜上所述，逐步升級的復(fù)雜性導(dǎo)致了使用高級節(jié)點(diǎn)技術(shù)的芯片在制造過程中出現(xiàn)物理失效或電性故障，這需要設(shè)計(jì)師通過使用可演進(jìn)發(fā)展的設(shè)計(jì)方法找到具有革命性的解決方案；找到產(chǎn)品的可預(yù)測性并把其帶入設(shè)計(jì)流程是設(shè)計(jì)師所需要的。

目前的狀況是，對于以前的設(shè)計(jì)，使用DRC，即以標(biāo)準(zhǔn)為基礎(chǔ)(rule based)的檢測就足夠了；這些標(biāo)準(zhǔn)在不斷演化，變得越來越復(fù)雜，不過對于常規(guī)的類似空間關(guān)系的檢測還是足夠的。但當(dāng)元件尺寸變得越來越小時，隨機(jī)缺陷開始出現(xiàn)了。隨機(jī)出現(xiàn)的疵點(diǎn)，即在晶圓片上丟失或多出的小點(diǎn)使芯片在可制造性方面出現(xiàn)問題。從65nm開始，對設(shè)計(jì)進(jìn)行以模擬為基礎(chǔ)的檢測是必不可少的。原因是，兩個設(shè)計(jì)不同的芯片雖然都通過了DRC檢測，但它們的成品產(chǎn)量卻不同。很明顯，DRC的檢測標(biāo)準(zhǔn)不完善，它有一些漏檢的項(xiàng)目。雖然我們可以不斷增加檢測規(guī)則的復(fù)雜性，但那于事無補(bǔ)，因?yàn)樾酒系膱D案在不斷地更新，制定標(biāo)準(zhǔn)來覆蓋所有這些圖案是不可能的。而這些圖案的復(fù)雜性決定了芯片的可制造性。在制造過程中，不同的操作條件、不同的聚焦和散焦條件、不同的劑量條件和不同的加工設(shè)備等都會帶來各種各樣的復(fù)雜性。結(jié)果是，我們需要使用以模擬為基礎(chǔ)的檢測，使在設(shè)計(jì)中標(biāo)定的性能得以最大限度地體現(xiàn)在成品芯片中。無論在設(shè)計(jì)中所標(biāo)定的性能是什么，所標(biāo)定的產(chǎn)值是多少，你都應(yīng)該能夠最大限度地將它們體現(xiàn)在成品芯片中。我們用模擬檢測來增強(qiáng)標(biāo)準(zhǔn)檢測。

問題是，不管你從何處開始設(shè)計(jì)，可能是在C/C++階段，或是RTL階段，當(dāng)進(jìn)入具體物理實(shí)現(xiàn)階段，都要在兩個獨(dú)立的檢測中合格(圖6)，一個是電性簽核(electrical sign off )，另一個是物理簽核。然后你就會把這個設(shè)計(jì)交給制造商，他們開始全權(quán)負(fù)責(zé)產(chǎn)品的生產(chǎn)。在施用RET(分辨率增強(qiáng)技術(shù))的過程中錯誤開始出現(xiàn)了。這種情況在某些高級技術(shù)節(jié)點(diǎn)的應(yīng)用中出現(xiàn)的頻率越來越高。這些錯誤可能只是物理失效，這是在進(jìn)行產(chǎn)量分析時要考慮的問題；也可能是電性故障方面的。關(guān)于電性故障，制造商不一定知道你的設(shè)計(jì)是什么，它是如何構(gòu)成的，以及是什么造成了錯誤。要改變這種狀況需要解除阻礙設(shè)計(jì)者與制造者溝通的屏障。

圖5 可制造性解決方案
(注：PPC為Cadence下一代OPC工具)

另一方面就是引入DFM。Cadence認(rèn)為DFM已經(jīng)在IC-CAD行業(yè)引起了革命。事實(shí)上，在130nm和90nm及以后的高級技術(shù)節(jié)點(diǎn)的應(yīng)用中，作為EDA工具供應(yīng)商的Cadence等公司和半導(dǎo)體制造商走得越來越近了。兩者之間的協(xié)作越來越多了。實(shí)際情況是，需要對所有影響產(chǎn)品成功制造的因素進(jìn)行建模，并將這些模型引入設(shè)計(jì)流程，用以增強(qiáng)標(biāo)準(zhǔn)檢測。這些因素中有些可能只是隨機(jī)缺陷，或光刻技術(shù)，或CMP(化學(xué)機(jī)械研磨)等等，它們在設(shè)計(jì)之初就應(yīng)該被考慮在內(nèi)。這樣做才能將設(shè)計(jì)者與制造者之間的屏障解除，使設(shè)計(jì)處在一個可預(yù)測的制造環(huán)境中。

也就是說，你不能把設(shè)計(jì)的制造性放在最后才考慮。

在拐點(diǎn)生存

電子高峰會議期間，還有多家IC服務(wù)公司介紹了其拐點(diǎn)創(chuàng)新策略。

· 結(jié)構(gòu)化ASIC：界于FPGA和基于單元ASIC之間
eASIC公司CEO Ronnie Vasishta介紹了其結(jié)構(gòu)化ASIC的優(yōu)勢。過去幾年來，新開工的ASIC和ASSP設(shè)計(jì)數(shù)量一直在快速下降，照此發(fā)展下去，到2030年左右就只會有250個設(shè)計(jì)項(xiàng)目。主要原因是不斷攀升的設(shè)計(jì)費(fèi)用和風(fēng)險。不過，通過對FPGA和基于單元的ASIC技術(shù)的取長補(bǔ)短，結(jié)構(gòu)化ASIC技術(shù)可以較大幅度地降低定制芯片的整體制造成本、縮短生產(chǎn)周期，并可高效利用標(biāo)準(zhǔn)化生產(chǎn)工藝。

· 價值鏈制造商提供65nm服務(wù)
eSilicon公司總裁兼CEO Jack Harding介紹，該公司是價值鏈制造商（VCP），提供包括設(shè)計(jì)、產(chǎn)品化和制造的服務(wù)。該公司2007年成功實(shí)現(xiàn)了20多個設(shè)計(jì)，其中大部分是65nm及以下工藝。如今實(shí)現(xiàn)65nm及以下設(shè)計(jì)已經(jīng)很困難，45nm已經(jīng)近乎不可能，因此該公司目前看好65nm服務(wù)。[!--empirenews.page--]

· 45nm防漏電
Tela Innovations公司著重降低漏電方面。公司創(chuàng)始人兼CEO Scott Becker說，該公司提供下一代亞波長、低K1的45nm設(shè)計(jì)，基于on-grid(柵格上)的一維布局結(jié)構(gòu)，來進(jìn)行光刻優(yōu)化布局。通過采用Tela Authoring System進(jìn)行預(yù)定義、可預(yù)測的拓?fù)浼夹g(shù)，可減少柵格上的一維線條，從而使泄露降低2.5倍左右，從而達(dá)到減少漏電的巨大改進(jìn)。

· 內(nèi)部互聯(lián)設(shè)計(jì)工具
Silistix公司CEO David Fritz說目前89%的項(xiàng)目不能按時交貨，平均延遲高達(dá)40%以上，究其原因，就是傳統(tǒng)的設(shè)計(jì)方法顯得越來越落后了。該公司側(cè)重其專用的內(nèi)部互連設(shè)計(jì)工具，可以實(shí)現(xiàn)30%的功耗較低。性能可以提高50%，設(shè)計(jì)周期加快40%。

會議舉辦地—日式“歌舞伎(Kabuki)”酒店旁邊是我國舊金山領(lǐng)事館(居民板樓前的白平房，左側(cè)白色高大建筑是教堂)。盡管她看似普通，卻是許多華人的熱土，也是外國人辦理來華簽證的地方。北京奧運(yùn)火炬在北美唯一的傳遞地是舊金山，為此，領(lǐng)事館工作人員付出了巨大的努力。

參考文獻(xiàn)：
1，張健，‘ASIC在創(chuàng)新中迎接PLD挑戰(zhàn)’，電子設(shè)計(jì)應(yīng)用，2008.5