0 引言

目前，在數(shù)字信號處理技術(shù)中，DSP+CPLD是控制接口設(shè)計中比較常用的方式。然而，AD-SP-BF533雖有異步串口，但該芯片只有一個異步串口，當一個系統(tǒng)中出現(xiàn)多個UART接口時，ADSP-BF533就顯得無能為力了。為此，本文采用CPLD來實現(xiàn)多路UART接口的設(shè)計，以滿足ADSP-BF533與多路UART接口的通信。

1 ADSP-BF533簡介

ADSP-BF533處理器是Blackfin系列產(chǎn)品中的一員。其最大工作頻率可達600 MHz。Blackfin處理器內(nèi)核包含有2個16位乘法器、2個40位累加器、2個40位ALU、4個視頻ALU和1個40位移位器，可處理來自寄存器組的8位、16位或32位數(shù)據(jù)。

該處理器包含有豐富的外設(shè)，可通過不同的高速寬帶總線與內(nèi)核相連。該系統(tǒng)不但配置靈活，而且有極好的性能。通用外設(shè)包括UART、帶有PWM(脈沖寬度調(diào)制)和脈沖測量能力的定時器、通用I／O標志引腳、實時時鐘和看門狗定時器等。

該處理器有多個獨立的DMA控制器，能夠以最小的處理器內(nèi)核開銷自動完成數(shù)據(jù)傳輸。DMA傳輸可以發(fā)生在ADSP-BF533處理器的內(nèi)部存儲器和任一有DMA能力的外設(shè)之間。此外，DMA傳輸也可以在任一有DMA能力的外設(shè)和已連接到外部存儲器接口的外部設(shè)備之間完成(包括SDRAM控制器、異步存儲器控制器)。有DMA傳輸能力的外設(shè)包括SPORTs、SPI端口、UART和PPI端口。每個獨立的、有DMA能力的外設(shè)至少應(yīng)有一個專用DMA通道。

ADSP-BF533處理器有16個雙向通用可編程I／O引腳(PF15-0)。每一個可編程引腳對標志控制寄存器、標志狀態(tài)寄存器和標志中斷寄存器的編程均可獨立控制。標志方向控制寄存器可規(guī)定每個獨立的PFx引腳的方向，并可用作輸入或輸出。

ADSP-BF533該處理器提供有1個全雙工的通用異步接收／發(fā)送(UART)端口，并與PC標準的UART完全兼容。UART端口可為其它外設(shè)或主機提供一個簡化的UART接口，并可支持全雙工、有DMA能力的異步串行數(shù)據(jù)傳輸。UART端口可支持5～8個數(shù)據(jù)位、1或2個停止位以及無校驗、奇校驗、偶校驗位。UART端口的波特率、串行數(shù)據(jù)格式、錯誤代碼的產(chǎn)生和狀態(tài)、中斷等均可編程設(shè)置。

2 ModelSim仿真工具

ModelSim為HDL仿真工具，利用該軟件可對所設(shè)計的VHDL或Verilog程序進行仿真。Model-Sim支持IEEE常見的各種硬件描述語言標準。

Modelsim仿真工具是Model公司開發(fā)的。它可以支持Verilog、VHDL以及它們的混合仿真，也可以將整個程序分步執(zhí)行，使設(shè)計者直接看到自己程序的下一步要執(zhí)行的語句，而且在程序執(zhí)行的任何步驟、任何時刻，都可以查看任意變量的當前值，也可以在Dataflow窗口查看某一單元或模塊輸入輸出的連續(xù)變化等情況，因而比quar-tus自帶的仿真器功能強大的多，是目前業(yè)界最通用的仿真器之一。

3異步串口原理

UART(Universal Asynchronous Receiver／Trans-mitter)通用異步收發(fā)器是用于控制計算機與串行設(shè)備的芯片。它提供有RS-232C數(shù)據(jù)終端設(shè)備接口，因此，可以通過計算機和調(diào)制解調(diào)器或其它使用RS-232C接口的串行設(shè)備進行通信。UART內(nèi)部結(jié)構(gòu)原理如圖1所示。圖2所示是其系統(tǒng)總體結(jié)構(gòu)框圖。圖2中的總線控制邏輯主要用于完成數(shù)據(jù)總線的方向控制。

UART發(fā)送模塊中16位并行數(shù)據(jù)的高4位用來控制是發(fā)向第幾路的數(shù)據(jù)，低八位則是要發(fā)給該路異步串口的數(shù)據(jù)。發(fā)送模塊中還有一部分用來把并行低8位數(shù)據(jù)轉(zhuǎn)化成串行8位數(shù)據(jù)，然后再根據(jù)并行數(shù)據(jù)的高4位判斷發(fā)往哪一個異步串口。

UART接收模塊中，把接收到的8位串行數(shù)據(jù)轉(zhuǎn)化成并行數(shù)據(jù)送到總線控制邏輯，然后通過中斷通知DSP來讀取。

這樣就實現(xiàn)了通過DSP的并行數(shù)據(jù)總線來控制10路異步串口的收發(fā)數(shù)據(jù)。

4波形仿真

4.1發(fā)送模塊的仿真波形

本設(shè)計中的EPM7128采用24.576 MHz的晶振輸入，使用時應(yīng)根據(jù)外部的串口波特率在內(nèi)部通過編程對此輸入時鐘進行相應(yīng)的分頻處理。其發(fā)送模塊的仿真波形圖如圖3所示。圖中，data_in是DSP輸入的并行16位數(shù)據(jù)，reset可用來復(fù)位，高電平有效；write_strobe是DSP的寫信號；sl_out～s10_out分別是異步串口1～10的輸出。為了驗證本設(shè)計的靈活性，可以控制不同的串口讓其輸出不同的數(shù)據(jù)，也就是由串口1～10分別輸出1～10的數(shù)據(jù)。

在發(fā)送模塊中，通過檢測write_strobe的下降沿可以把并行數(shù)據(jù)存儲到CPLD中，再使能發(fā)送時鐘，并給數(shù)據(jù)加上起始位0、校驗位、停止位1，然后按照發(fā)送時鐘的節(jié)拍把數(shù)據(jù)一位一位的發(fā)送出去。

4.2接收模塊的仿真波形

在EPM7128中編程檢測輸入串口數(shù)據(jù)的下降沿，并使能接收時鐘，然后即可開始接收數(shù)據(jù)。接收數(shù)據(jù)時，要把接到的第一位數(shù)據(jù)去掉，然后取第2～9位數(shù)據(jù)，這樣就把起始位去掉了，從而得到八位數(shù)據(jù)。接收模塊的仿真波形如圖4所示。

seriall_in～serial10_in是第一路到第十路串口的接收端口，它們的輸入數(shù)據(jù)依次是1～10；clock是系統(tǒng)時鐘；reset是系統(tǒng)復(fù)位，高電平有效；read_strobe是DSP的讀信號；flag是通道選擇，用1～10分別對應(yīng)開通第1路到第10路串口通道，圖5是第10路串口所接收的信號局部波形放大圖；data_0是并行數(shù)據(jù)輸出；received8位串行數(shù)據(jù)接收完畢后，通過高電平向DSP發(fā)出的中斷請求信號，以便DSP通過讀信號read_strobe讀取數(shù)據(jù)；rxclk_enable是接收串行數(shù)據(jù)時鐘使能；rxclk是接收串行數(shù)據(jù)時鐘。

從圖5的放大圖可以看出，在串口沒有接收數(shù)據(jù)時，data_o為高阻狀態(tài)，txclk_enable是低電平，因而不使能，txclk沒有接收時鐘，received是低電平，沒有置高；而當開始接收數(shù)據(jù)時，data_o是高阻態(tài)，txclk_enable為高電平使能，tx-clk有接收時鐘；此后再當接收完數(shù)據(jù)時，re-ceived為高電平并向DSP發(fā)送中斷請求信號；此時，DSP響應(yīng)中斷，并通過read_strobe置低來讀取數(shù)據(jù)，從而使數(shù)據(jù)10出現(xiàn)在并行數(shù)據(jù)線上。

現(xiàn)在可以從serial10_in結(jié)合rxclk來分析接收到的數(shù)據(jù)，串行數(shù)據(jù)依次是0010100001，因為第一位0是起始位．故數(shù)據(jù)從第二位算起的八位數(shù)據(jù)是01010000，又因數(shù)據(jù)是低位先發(fā)，因此，真正的數(shù)據(jù)是00001010(十進制數(shù)是10)，由圖中可以看到，data_o上輸出的確實是10。

5 結(jié)束語

當一個系統(tǒng)中存在多個異步串行接口時，基于ADSP-BF533和CPLD設(shè)計的、具有多路UART接口的系統(tǒng)，可以方便的分別與多個異步串口進行通信，而且靈活性比較強，成本也很低，功能也比較完善。目前，該設(shè)計經(jīng)實際板子驗證，結(jié)果證明完全可行。