一種用于CMOS晶體管的高k電介質工藝有望使國際半導體路線圖駛上高速公路，它可以在直至10納米的節(jié)點上消除閘極漏電問題。閘極漏電流過大引起的過熱，是半導體節(jié)點突破45納米所面臨的頭號障礙。據(jù)美國Clemson大學的研究人員，現(xiàn)在，漏電流只有原來100萬分之一的工藝，可能使產業(yè)快速轉向先進節(jié)點。
原子層沉積的快速熱制程（RTP）得到0.39納米的等效氧化物厚度(EOT)，漏電流只有10-12A/cm2。
“這種工藝很強壯，而且能夠為其開發(fā)出制造設備，沒有任何根本性障礙。象其他所有的人一樣，我們正在利用標準CVD工藝和同樣的前驅體?！?nbsp;Clemson大學硅納米電子學中心主任Rajendra Singh表示?！安煌幵谟谖覀兘涍^優(yōu)化的工藝化學和我們使用了不同種類的能源——這是我們專利所覆蓋的范圍?！?nbsp;
由于45納米及更先進節(jié)點需要降低氧化層厚度，產業(yè)已開始采用高k電介質。例如，Clemson大學的鉿閘極氧化層高k電介質的厚度為2.4納米，但與傳統(tǒng)的二氧化硅相比，其EOT是0.39納米。
半導體路線圖要求在65納米節(jié)點采用高k電介質，但多數(shù)制造商，包括英特爾在內，在到45納米節(jié)點之前都沒有采用高k電介質。原因是制造商必須解決流經電介質的閘極漏電流較高的問題，其絕緣性能不如二氧化硅。
Clemson大學取得的成果表明，這種高k電介質是正確的選擇，應該能夠幫助半導體產業(yè)走向10納米節(jié)點。
“它對硅IC制造產業(yè)有重大影響，” Singh表示?！鞍雽w制造商目前在爭論，是否值得投資向更大的450毫米晶圓方向前進，但利用我們的發(fā)明可以消除幾個工藝步驟，從而導致在先進的節(jié)點上的總體成本下降?！?nbsp;
原子層沉積的快速熱制程（RTP）得到0.39納米的等效氧化物厚度(EOT)，漏電流只有10-12A/cm2。
“這種工藝很強壯，而且能夠為其開發(fā)出制造設備，沒有任何根本性障礙。象其他所有的人一樣，我們正在利用標準CVD工藝和同樣的前驅體?！?nbsp;Clemson大學硅納米電子學中心主任Rajendra Singh表示?！安煌幵谟谖覀兘涍^優(yōu)化的工藝化學和我們使用了不同種類的能源——這是我們專利所覆蓋的范圍?！?nbsp;
由于45納米及更先進節(jié)點需要降低氧化層厚度，產業(yè)已開始采用高k電介質。例如，Clemson大學的鉿閘極氧化層高k電介質的厚度為2.4納米，但與傳統(tǒng)的二氧化硅相比，其EOT是0.39納米。
半導體路線圖要求在65納米節(jié)點采用高k電介質，但多數(shù)制造商，包括英特爾在內，在到45納米節(jié)點之前都沒有采用高k電介質。原因是制造商必須解決流經電介質的閘極漏電流較高的問題，其絕緣性能不如二氧化硅。
Clemson大學取得的成果表明，這種高k電介質是正確的選擇，應該能夠幫助半導體產業(yè)走向10納米節(jié)點。
“它對硅IC制造產業(yè)有重大影響，” Singh表示?！鞍雽w制造商目前在爭論，是否值得投資向更大的450毫米晶圓方向前進，但利用我們的發(fā)明可以消除幾個工藝步驟，從而導致在先進的節(jié)點上的總體成本下降?！?nbsp;
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