美國華為技術（Huawei Technologies）和美國FutureWei Technologies將移動通信用MIMO解碼器的樣機封裝到了FPGA中。其設計使用了NEC的C語言輸入ESL（electronic system level）設計系統(tǒng)“CyberWorkBench（CWB）”。

在第51屆設計自動化大會（DAC 2014：2014年6月1日～5日在舊金山舉行）6月3日的DESIGNER TRACK: Designer/IP Track Poster Session上，華為的YwhPyng Harn以展板形式介紹了開發(fā)過程及成果（圖1），題目為“High-Level Synthesis from Wireless Algorithms to FPGA Prototyping”（發(fā)表序號：301.13）。

據(jù)YwhPyng Harn介紹，以前設計人員一直是參照MIMO基帶處理算法，按照手冊來實施RTL解碼。不僅設計期長達12個月以上，而且錯誤也很多。因此，華為導入了高級合成工具。將MIMO基帶處理算法作為SystemC的模型實施人工解碼，然后輸入高級合成工具，轉換為RTL模型。使用該方法后，設計期可縮短為4個月。

YwhPyng Harn等以前曾使用其他EDA提供商而非NEC的高級合成工具。不過，使用后未能實現(xiàn)150MHz的目標工作頻率。因此此次改為了NEC的CWB中的高級合成工具。將整體分為多個區(qū)塊，以并不大的規(guī)模進行合成，并以整體實現(xiàn)管線工作為目標進行設計（圖2），由此達到了150MHz的工作頻率。進行封裝的FPGA是阿爾特拉（Altera）的“Stratix IV GX”（產品型號為EP4SGX530NF45C3）。

另外，此次還成功構筑了實施三步驗證的流程，這也是成果之一。首先，將最基本的MIMO基帶處理算法與人工計算的SystemC模型做對照。若無問題，向CWB輸入SystemC模型。然后做第二步驗證，將人工計算的SystemC模型與CWB生成的用于驗證的周期精確SystemC模型做對照。若無問題，最后將MIMO基帶處理算法的執(zhí)行結果（Golden Result）與CWB生成的Verilog-HDL模型的輸出結果做對照。若還無問題，就封裝到FPGA中。

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