用數(shù)字信號(hào)處理器優(yōu)化視頻編碼器

用數(shù)字視頻編碼進(jìn)行視頻壓縮能夠在盡可能降低視頻容量的同時(shí)保持可接受的視頻質(zhì)量。但是，為便于傳輸和存儲(chǔ)而降低大小的視頻壓縮可能會(huì)犧牲一些圖像質(zhì)量。此外，視頻壓縮還要求處理器具備較高性能，并且在設(shè)計(jì)中要支持豐富的功能，因?yàn)椴煌?lèi)型的視頻應(yīng)用在分辨率、帶寬以及靈活性方面都有著不同的要求。具有更高靈活性的數(shù)字信號(hào)處理器(DSP)不僅能夠充分滿足上述需求，而且還可充分發(fā)揮高級(jí)視頻壓縮標(biāo)準(zhǔn)提供的豐富選項(xiàng)來(lái)幫助系統(tǒng)開(kāi)發(fā)人員實(shí)現(xiàn)產(chǎn)品優(yōu)化。

一種基FPGA和DSP的高性能PCI數(shù)據(jù)采集處理卡設(shè)計(jì)

基于DSP和SOPC數(shù)字信號(hào)發(fā)生器的設(shè)計(jì)

用FPGA來(lái)實(shí)現(xiàn)DSP解決方案的兩大理由

FPGA能為今天許多需要DSP功能的復(fù)雜應(yīng)用提供快速、低成本的解決方案。不過(guò)，許多DSP工程師在傳統(tǒng)上擅長(zhǎng)軟件開(kāi)發(fā)，當(dāng)涉及到硬件時(shí)他們可能就不知道該從何下手?；旧希腥N設(shè)計(jì)方法供DSP工程師加以考慮：采用知識(shí)產(chǎn)權(quán)(IP)進(jìn)行設(shè)計(jì)、采用硬件描述語(yǔ)言(HDL)的傳統(tǒng)設(shè)計(jì)方法、以及使用現(xiàn)在的一些新工具把C語(yǔ)言編譯到硬件中。

FPGA性能超越DSP數(shù)十倍!

多年以來(lái),在ASSP、ASIC、DSP、FPGA等芯片的選擇問(wèn)題上,高端通信系統(tǒng)設(shè)計(jì)師總面臨諸多棘手而復(fù)雜的難題。

基于DSP BIOS的數(shù)字電視傳輸流網(wǎng)絡(luò)采集系統(tǒng)設(shè)計(jì)

WCDMA系統(tǒng)基帶處理的DSP FPGA實(shí)現(xiàn)方案

隨著Internet的迅猛發(fā)展和各種無(wú)線業(yè)務(wù)需求的增加，目前以承載單一話音業(yè)務(wù)為主的無(wú)線通信網(wǎng)已經(jīng)越來(lái)越不適應(yīng)人們的需要，所以，以大容量、高數(shù)據(jù)率和承載多媒體業(yè)務(wù)為目的的第三代移動(dòng)通信系統(tǒng)(IMT-2000)成為無(wú)線通信的發(fā)展方向。

利用以太網(wǎng)硬件在環(huán)路實(shí)現(xiàn)高帶寬DSP仿真

在設(shè)計(jì)大型FPGA信號(hào)處理系統(tǒng)時(shí)，設(shè)計(jì)師往往需要很長(zhǎng)的仿真時(shí)間。FPGA設(shè)計(jì)工具(例如賽靈思的System Generator for DSP)通過(guò)提供穩(wěn)固的硬件在環(huán)路(hardware-in-the-loop)接口，允許用戶直接利用FPGA硬件進(jìn)行設(shè)計(jì)仿真，從而解決仿真時(shí)間過(guò)長(zhǎng)的問(wèn)題。這些接口允許用戶利用硬件進(jìn)行部分設(shè)計(jì)仿真，從而在相當(dāng)程度上加快了仿真速度(通?？蛇_(dá)一個(gè)數(shù)量級(jí)或更多)。同時(shí)，利用硬件在環(huán)接口還使系統(tǒng)具備了實(shí)時(shí)FPGA硬件調(diào)試和驗(yàn)證功能。

軟件無(wú)線電的功率：一種針對(duì)功率設(shè)計(jì)SDR的整體方法

傳統(tǒng)上，降低軟件無(wú)線電(SDR)硬件的功耗一直是我們工作的重點(diǎn)，但是，顯而易見(jiàn)軟件也有重要影響，因此，需要一種降低SDR功耗的整體設(shè)計(jì)方法。一種能發(fā)揮SDR功能的測(cè)試床能幫我們解決這個(gè)問(wèn)題。

DSP系統(tǒng)的降噪技術(shù)

DSP和FPGA的電視觀瞄系統(tǒng)設(shè)計(jì)

FPGA的基準(zhǔn)時(shí)鐘為來(lái)自DSP輸出的32MHz時(shí)鐘，經(jīng)過(guò)片內(nèi)數(shù)字時(shí)鐘網(wǎng)絡(luò)(PLL)，可以得到系統(tǒng)所需要的多種時(shí)鐘。圖文混合主要是控制觀瞄系統(tǒng)顯示屏的顯示內(nèi)容與相應(yīng)的位置。利用EP2S30F484的內(nèi)部RAM配置了許多獨(dú)立的小RAM塊，DSP根據(jù)不同的控制命令向這些RAM塊寫(xiě)入不同的顯示內(nèi)容。FPGA再根據(jù)顯示位置的分布，以記數(shù)的方式在屏幕上控制顯示內(nèi)容輸出，達(dá)到圖文混合。

最新FPGA的DSP性能介紹

“今天，F(xiàn)PGA越來(lái)越多地應(yīng)用在多種DSP中。我們預(yù)計(jì)這一趨勢(shì)在未來(lái)幾年會(huì)更加明顯?！泵绹?guó)調(diào)查機(jī)構(gòu)Berkeley設(shè)計(jì)技術(shù)公司做了上述預(yù)測(cè)。以Xilinx和Altera為主的兩大FPGA廠商多年前就涉足了DSP應(yīng)用領(lǐng)域，近一、兩年，隨著3G通信、視頻成像等領(lǐng)域的發(fā)展，F(xiàn)PGA for DSP(FPGA的DSP)再次成為了熱點(diǎn)。

基于DSP+CPLD的交流電機(jī)調(diào)速在水處理控制中的應(yīng)用

生化反應(yīng)池在水處理過(guò)程中非常重要。需要通過(guò)調(diào)整風(fēng)機(jī)的轉(zhuǎn)速控制反應(yīng)池中的DO值。理論上應(yīng)該通過(guò)調(diào)節(jié)電動(dòng)機(jī)的轉(zhuǎn)速來(lái)實(shí)現(xiàn)，但實(shí)際上卻是利用擋板閥門(mén)后者放空的方法進(jìn)行調(diào)節(jié)。這種方法極大地浪費(fèi)了電力資源。以美國(guó)TI公司推出的TMS320LF2407為代表的面向電機(jī)控制的高性能數(shù)字信號(hào)處理可以對(duì)電機(jī)進(jìn)行精確控制，大大提高了交流電機(jī)的性能，能夠設(shè)計(jì)出性能優(yōu)良的控制系統(tǒng)。

手機(jī)語(yǔ)音識(shí)別應(yīng)用中DSP的選擇策略

3G手機(jī)的數(shù)據(jù)速率將高達(dá)2Mbps，因而能支持包括數(shù)據(jù)服務(wù)和互聯(lián)網(wǎng)連接在內(nèi)的各種多媒體應(yīng)用，相對(duì)2G產(chǎn)品而言，其主要特點(diǎn)是屏幕更大、鍵盤(pán)更小。為了解決用小鍵盤(pán)進(jìn)行撥號(hào)和單詞輸入的難題，利用自動(dòng)語(yǔ)音識(shí)別(ASR)功能完成語(yǔ)音撥號(hào)將成為3G手機(jī)的新特點(diǎn)。本文介紹高性能低成本、低功耗DSP芯片在下一代無(wú)鍵盤(pán)手機(jī)應(yīng)用中的選擇策略。

FPGA和DSP明幫暗戰(zhàn)，爭(zhēng)奪20億美元高性能信號(hào)處理市場(chǎng)

經(jīng)過(guò)20多年的努力后，在工藝技術(shù)進(jìn)步和市場(chǎng)需求的推動(dòng)下，“大器晚成”的FPGA終于從外圍邏輯應(yīng)用進(jìn)入到信號(hào)處理系統(tǒng)核心。在多個(gè)應(yīng)用場(chǎng)合擊敗ASIC后，現(xiàn)在FPGA廠商又開(kāi)始將目光瞄向了一向是親密戰(zhàn)友的DSP陣營(yíng)。

DSP+FPGA在高速高精運(yùn)動(dòng)控制器中的應(yīng)用

數(shù)字信號(hào)處理器具有高效的數(shù)值運(yùn)算能力,并能提供良好的開(kāi)發(fā)環(huán)境，而可編程邏輯器件具有高度靈活的可配置性。本文描述了通過(guò)采用TMS320C32浮點(diǎn)DSP和可編程邏輯器件（FPGA）的組合運(yùn)用來(lái)構(gòu)成高速高精運(yùn)動(dòng)控制器， 該系統(tǒng)通過(guò)B樣條插值算法對(duì)運(yùn)動(dòng)曲線進(jìn)行平滑處理以及運(yùn)用離散PID算法對(duì)運(yùn)動(dòng)過(guò)程加以控制。

基于FPGA和DSP的高速瞬態(tài)信號(hào)檢測(cè)系統(tǒng)

目前國(guó)內(nèi)急需一種能夠?qū)﹄娀鸸て返陌l(fā)火過(guò)程進(jìn)行實(shí)時(shí)無(wú)損耗監(jiān)測(cè)的方法和手段，并根據(jù)監(jiān)測(cè)結(jié)果對(duì)火工品的可靠性進(jìn)行準(zhǔn)確的判決和認(rèn)證，解決科研和生產(chǎn)過(guò)程中的具體問(wèn)題。本系統(tǒng)采用感應(yīng)式線圈作為非接觸式啟爆電流的啟爆裝置，并采用高速A/D、FPGA、DSP等先進(jìn)的集成電路實(shí)現(xiàn)了電火工品的無(wú)損耗檢測(cè)。其主要目的是：第一，解決電火工品可靠性試驗(yàn)中微秒級(jí)瞬態(tài)信號(hào)的檢測(cè)、處理和存儲(chǔ)技術(shù);第二，為可靠性試驗(yàn)提供一種在線的無(wú)損耗實(shí)時(shí)檢測(cè)系統(tǒng)，以便對(duì)電火工品的發(fā)火全過(guò)程進(jìn)行監(jiān)測(cè);第三，為電火工品的發(fā)火可靠性認(rèn)證和評(píng)估提供真實(shí)的評(píng)價(jià)依

FPGA為傳統(tǒng)DSP應(yīng)用提供靈活的可重配置解決方案

信號(hào)處理是連接現(xiàn)實(shí)世界和數(shù)字運(yùn)算世界的橋梁。隨著用數(shù)字信號(hào)處理實(shí)現(xiàn)的算法變得日益復(fù)雜，對(duì)這些算法的性能要求呈指數(shù)上升。針對(duì)成本敏感的大批量設(shè)備，比如蜂窩電話、機(jī)頂盒和電腦圖形卡等，這一要求正在大力推動(dòng)非常特殊的特殊應(yīng)用標(biāo)準(zhǔn)產(chǎn)品(ASSP)的開(kāi)發(fā)。然而對(duì)許多其它設(shè)備來(lái)說(shuō)，實(shí)現(xiàn)高性能數(shù)字信號(hào)處理的唯一選擇是通用數(shù)字信號(hào)處理器(DSP)以及最新的現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)。

用CPLD實(shí)現(xiàn)DSP與PLX9054之間的連接

CPLD為設(shè)計(jì)任務(wù)從最簡(jiǎn)單的PAL綜合設(shè)計(jì)到先進(jìn)的實(shí)時(shí)硬件現(xiàn)場(chǎng)升級(jí)提供了全套的解決方法。本文討論如何使用Xilinx公司的CPLD器件XC9500LV實(shí)現(xiàn)PLX9054的局部總線 (local bus)和DSP的HPI口之間的實(shí)時(shí)通信。采用這種設(shè)計(jì)可以以單字或DMA方式完成主機(jī)與DSP之間的高速數(shù)據(jù)傳輸，傳輸速率達(dá)到16Mb/s?？梢詰?yīng)用于實(shí)時(shí)的圖形、圖像及動(dòng)畫(huà)處理場(chǎng)合。

ESL綜合解決方案提高DSP的設(shè)計(jì)效率，推動(dòng)ASICS與FPGA器件發(fā)展

電子產(chǎn)品中數(shù)字信號(hào)處理(DSP)芯片的使用率正急劇增加。現(xiàn)場(chǎng)可編程門(mén)陣列(FPGA)可支持?jǐn)?shù)百萬(wàn)個(gè)門(mén)，并以DSP為中心，這種特性使其性能比標(biāo)準(zhǔn)的DSP芯片有了大幅提升。此外，F(xiàn)PGA還可進(jìn)行中小型批量生產(chǎn)，能支持非常強(qiáng)大的原型設(shè)計(jì)與驗(yàn)證技術(shù)，以實(shí)現(xiàn)DSP算法的實(shí)時(shí)仿真。但為FPGA和ASIC創(chuàng)建可移植性算法IP也面臨著諸多挑戰(zhàn)與要求。