版圖ECO的那點(diǎn)事(下)
時(shí)間:2026-02-01 14:42:29
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MCMM的挑戰(zhàn)
通常的FAB會(huì)提供多個(gè)PVT的庫,同樣,一顆芯片會(huì)有多種工作模式(在前文有描述:版圖ECO的那點(diǎn)事(上))
同樣,還有來自extraction(寄生參數(shù)抽?。┑囊恍﹨^(qū)別。這樣,用戶可能會(huì)遇到如下的timing signoff組合拳挑戰(zhàn)。
以TSMC 40nm 的工藝舉例:

可以看到在一個(gè)模式和一個(gè)寄生參數(shù)抽取的前提下,有18個(gè)corner(支持DVFS的系統(tǒng))之多,如果考慮芯片模式和寄生參數(shù)的區(qū)別,會(huì)更為復(fù)雜,示例如下:
可以看到,總共有216(12*18)個(gè)MCMM需要完成,對于每一天,進(jìn)行這么多的時(shí)序分析也不太現(xiàn)實(shí)。但是流片前的真正的時(shí)序簽收還是一定要full-cover。通常,會(huì)把一些比較重要的setup/hold corner在每一天進(jìn)行檢查,例如下面視圖:

剩下的corner會(huì)在流片前的一兩周做最后的全覆蓋檢查。最后面的ECO基本都是在和這些corner來戰(zhàn)斗
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VT cell的妙用
對于一個(gè)數(shù)據(jù)庫,經(jīng)常會(huì)遇到在接近TO的ECO的迭代中,會(huì)冒出來一些和修復(fù)timing沒有關(guān)系的微小的setup/hold violation,譬如:3ps的hold violation。這個(gè)大多是由于繞線的細(xì)微改變,而導(dǎo)致的時(shí)序變化。這個(gè)時(shí)候,VT cell就會(huì)派上用場。
使用VT cell進(jìn)行timng ECO的好處有三點(diǎn):
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省時(shí)間
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省時(shí)間
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省時(shí)間
使用VT cell進(jìn)行ECO,最大的方便是省略了ECO 繞線、寄生參數(shù)的抽取和STA的re-run。這三個(gè)步驟的時(shí)間是非常長的。有了VT cell的幫忙,這些時(shí)間統(tǒng)統(tǒng)可以省略。
但是VT cell也不是萬能的,有如下的一些考量:
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對時(shí)序的影響非常微?。褐挥性趘iolation 非常小的時(shí)候(譬如:10ps以內(nèi)),才好用
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對應(yīng)VT cell的pin是兼容的,VT cell置換時(shí)候的任何size_up/size_down都不能省略繞線
一個(gè)使用VT cell來修復(fù)hold violation的示例如下
# hold_buf_1 original ref_name is: LVT_BUF_2 size_cell hold_buf_1 HVT_BUF_2
這個(gè)腳本把一個(gè)LVT cell換成一個(gè)同等大小的HVT cell,LVT cell的速度比較快,如果換做HVT cell,可以增加延遲,有可能解決hold 延遲。通過XOR,可以看到我們的LVT_BUF_2和HVT_BUF_2有如下的layer 區(qū)別,可以看到,VT cell 的替換時(shí)無需重繞線的:
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Metal fill 的影響

由于先進(jìn)工藝的線距越來越近,之間的耦合電容的影響也越來越明顯,所以在先進(jìn)工藝,一定不能忽略fill對timing的影響,tape-out之前,一定要保證fill的信息完全和真實(shí)的數(shù)據(jù)庫匹配,這樣跑出來的timing才完整,可信。
在寄生參數(shù)抽取的時(shí)候,需要使用下面的語句,否則你的fill是沒法在timing signoff里邊發(fā)揮自己的作用的:
【敲黑板劃重點(diǎn)】

兼顧metal fill,corner 全覆蓋以及VT cell的靈活使用,是ECO后期成功收斂的關(guān)鍵要素終于,歷盡九九八十一難,趟過了十萬八千里,在ECO的保駕護(hù)航中,終于看到了一句:Good Chip!
每一個(gè)芯片都是一樣的堅(jiān)實(shí),但每一款芯片都有說不盡道不完的ECO故事!我們的ECO三講雖然告一段落了,但是國產(chǎn)之芯的路上,依然有無數(shù)的ECO等我們?nèi)ネ瓿伞榱四穷w心中的芯,一起努力,與君共勉之!





