芯片設計中，一個小小的驗證失誤可能導致數億美元的損失和數月的延誤。隨著AI計算的迅猛發(fā)展，芯片復雜度呈指數級增長，如何在流片前高效驗證硬件和軟件，成為芯片設計者的關鍵需求。而思爾芯（S2C）以20年工匠精神，專注于FPGA原型驗證和硬件仿真解決方案，幫助芯片企業(yè)加速從架構設計到系統(tǒng)驗證的全流程。

在近日召開的ICCAD2025上，思爾芯受邀參展，系統(tǒng)地展示了完整數字EDA解決方案，涵蓋架構設計、軟件仿真、硬件仿真、原型驗證、數字調試、EDA云等工具與服務。我們也有幸采訪到了思爾芯的副總裁陳英仁。他針對思爾芯的龍頭產品原型驗證系統(tǒng)以及新一代雙模式硬件仿真系統(tǒng)等進行了精彩的分享。

從“單點突圍”到“全流程閉環(huán)”，思爾芯創(chuàng)新雙模式迎戰(zhàn)AI芯片設計難題

過去二十年，思爾芯在原型驗證領域已積累了深厚的市場基礎。然而，面對日益復雜的芯片架構，單一的驗證手段已難以滿足從架構定義到系統(tǒng)驗證的全部需求。

陳英仁指出，思爾芯已完成從單一產品線向全流程EDA生態(tài)的進化。目前的解決方案不僅包含傳統(tǒng)的原型驗證，還融合了架構設計階段的虛擬原型（Virtual Prototyping）、軟件仿真、形式驗證以及兩年前推出的硬件仿真產品（如“芯神鼎”），并輔以自研的調試工具，構成了完整的驗證閉環(huán)。

這種全流程的價值在于工具間的協(xié)同效應。陳英仁介紹，在設計初期的規(guī)劃階段，虛擬原型工具可與硬件仿真或原型驗證搭配，利用已有的RTL代碼或IP，通過硬件加速驗證（HAV）實現(xiàn)快速運行，從而在早期完成架構定義與評估。

特別值得關注的是，思爾芯在硬件仿真領域的突破，填補了國內市場的關鍵空白。陳英仁坦言，硬件仿真因其具備深度調試能力，是芯片設計后期不可或缺的工具。此前，該領域長期被Cadence（Palladium系列）和Synopsys等國際巨頭主導。隨著思爾芯相關產品的成熟與推向市場，不僅打破了壟斷，更為國產芯片的自主可控提供了強有力的支撐。

面對AI芯片設計復雜度激增、算法變動劇烈以及軟件生態(tài)緊耦合的現(xiàn)狀，傳統(tǒng)的驗證手段正面臨算力與成本的雙重壓力。陳英仁認為，AI的不可逆趨勢要求驗證工具必須具備更快的迭代速度和更大的容量支持。

針對這一痛點，思爾芯打出了一套“硬件升級+架構創(chuàng)新+軟件優(yōu)化”的組合拳：

1. 硬件層面的極速迭代： 針對AI大模型帶來的容量挑戰(zhàn)，思爾芯推出了基于全球最大容量FPGA的硬件仿真新品——OmniDrive OD。該產品目前正在客戶側進行測試，憑借超大容量與強算法支持，專門應對復雜AI芯片的驗證需求。

2. “一魚兩吃”的雙模式架構： 為了幫助客戶降本增效，陳英仁重點介紹了思爾芯創(chuàng)新的“雙模式”驗證平臺。他解釋道，硬件仿真（重調試、速度慢）與原型驗證（重速度、調試弱）在底層FPGA硬件上本質相通。思爾芯通過“同一套底層硬件+不同軟件配置”的方式，讓客戶僅需一次投資，即可靈活切換兩種模式。這種“一魚兩吃”的方案，極大降低了客戶在設備采購上的資金壓力。

3. 突破內存瓶頸的RCF分割技術： 在軟件層面，針對超大規(guī)模設計往往導致軟件處理內存溢出（Out of Memory）的難題，思爾芯推出了大規(guī)模設計的分割流程RCF（RTL Compile Flow）。不同于傳統(tǒng)在網表生成后進行分割的低效模式，RCF技術直接在RTL代碼層面進行切割，實現(xiàn)了綜合與布局布線的并行處理。這一技術突破顯著加速了整體開發(fā)流程，為AI及大數據類芯片的高效驗證鋪平了道路。

RISC-V 繁榮背后的“碎片化”挑戰(zhàn)：思爾芯攜手IP廠商破局驗證難題

隨著RISC-V架構在全球范圍內的迅速崛起，其開源、靈活的特性吸引了無數芯片設計企業(yè)的目光。然而，這種靈活性是一把雙刃劍：在推動創(chuàng)新的同時，也帶來了設計“碎片化”和選型困難的行業(yè)痛點。在這一背景下，EDA驗證工具不僅是設計流程的“質檢員”，更成為了連接IP廠商與下游客戶信任的橋梁。

針對專訪環(huán)節(jié)中記者關心的RISC-V和IP生態(tài)等話題，陳英仁也分享了其洞察。

陳英仁指出，同為處理器架構，RISC-V與ARM（指基于兩者指令集架構的芯片設計）本質上都高度依賴原型驗證來實現(xiàn)軟硬件協(xié)同開發(fā)與高速運行。但在架構生態(tài)上的根本差異，決定了驗證重點的不同。

ARM架構以高度標準化著稱，雖然生態(tài)統(tǒng)一，但留給廠商的調整空間有限。相比之下，RISC-V的核心優(yōu)勢在于“指令集擴展能力（Expansion Ability）”。陳英仁分析道，RISC-V允許廠商根據特定需求添加特殊指令，這種極高的自由度導致了市場上RISC-V版本“五花八門”。

這種百花齊放的局面引發(fā)了顯著的“碎片化”問題。面對市場上眾多的RISC-V IP供應商和各異的版本，下游芯片設計公司往往面臨“選擇困難癥”。此時，驗證工具的角色發(fā)生了微妙的變化——它不再僅僅是一個調試工具，更成為了IP廠商展示實力、消除客戶疑慮的關鍵載體。

“IP廠商需要提供一個載體，直觀地讓客戶評估其最新的IP?！标愑⑷史窒?，“我們也看到了很多這方面的客戶需求?！?

在RISC-V生態(tài)中，IP廠商若想在競爭中脫穎而出，必須證明其自定義指令集的性能與穩(wěn)定性。思爾芯的原型驗證平臺正是充當了這一“舞臺”。通過將IP移植到思爾芯的高性能原型驗證平臺上，IP廠商可以進行實時的演示（Demo）或跑分，讓下游客戶“眼見為實”。這種“載體”作用，有效地降低了客戶的決策門檻，加速了新技術的落地應用。

在提升芯片設計驗證效率的道路上，單純依靠EDA工具廠商的力量是遠遠不夠的。陳英仁表示，思爾芯正積極構建與IP廠商（如芯動科技等）“相輔相成”的生態(tài)系統(tǒng)。

這種合作不僅體現(xiàn)在提供驗證硬件上，更深入到了接口適配與解決方案層面。例如，針對高速接口IP，思爾芯通過提供配套的降速橋（Speed Adaptor）等產品，解決了IP驗證中的物理連接難題。

更為關鍵的是，雙方在應對超大規(guī)模設計時的深度協(xié)同。陳英仁舉例稱，面對16核甚至32核的RISC-V高性能處理器設計，如何進行有效的邏輯分割（Partitioning）是一大挑戰(zhàn)。思爾芯采取了“前置合作”的策略，在產品推向最終客戶前，便與IP廠商協(xié)同工作，先行探索出高品質、高性能的分割方案。

結語

從應對AI芯片算力爆炸帶來的“容量焦慮”，到解決RISC-V架構靈活多變引發(fā)的“碎片化困局”，思爾芯正在通過技術與生態(tài)的雙輪驅動，重新定義國產EDA驗證工具的價值邊界。

陳英仁的分享清晰地勾勒出思爾芯的戰(zhàn)略圖景：在縱向上，通過推出填補國內空白的硬件仿真產品（OmniDrive）及創(chuàng)新的“雙模式”架構，打通從虛擬原型到系統(tǒng)驗證的全流程閉環(huán)；在橫向上，通過“農村包圍城市”的市場策略與深度綁定的IP生態(tài)合作，編織起一張覆蓋全球客戶與產業(yè)鏈上下游的協(xié)作網。在半導體產業(yè)邁向自主可控與架構創(chuàng)新的關鍵周期，思爾芯不僅是驗證工具的提供者，更正在成為連接算力與架構、縮短芯片從設計到落地距離的關鍵護航者。未來，隨著AI技術進一步融入分割與調試流程，這套日益成熟的驗證生態(tài)體系，必將為中國乃至全球的數字芯片產業(yè)注入更強勁的加速動力。