電子設計自動化（EDA）自20世紀60年代萌芽以來，經(jīng)歷了從手工繪圖到計算機輔助設計（CAD），再到高度集成化、智能化工具的演進。早期的EDA主要用于簡化電路布局與布線，而隨著芯片復雜度指數(shù)級增長，現(xiàn)代EDA已成為支撐集成電路設計不可或缺的核心技術。如今，在摩爾定律逼近物理極限、設計周期不斷壓縮的背景下，傳統(tǒng)EDA工具面臨效率與精度的雙重挑戰(zhàn)。人工智能（AI）的崛起為EDA注入了全新動能——通過機器學習優(yōu)化布局布線、預測時序問題、加速驗證流程，AI正推動EDA邁向“智能設計”的新紀元?？梢哉f，AI不僅是EDA發(fā)展的必然延伸，更是其未來突破的關鍵引擎。

在這一輪AI驅動的EDA變革浪潮中，國內EDA新興企業(yè)雖然起步較晚，但不落人后，正以創(chuàng)新技術加速產(chǎn)業(yè)重構，芯行紀便是其中的代表。作為一家聚焦智能化數(shù)字實現(xiàn)EDA解決方案的中國本土企業(yè)，芯行紀深度融合人工智能與傳統(tǒng)設計流程，致力于打造更高效、更自主的芯片設計工具鏈。其推出的基于機器學習技術的數(shù)字實現(xiàn)EDA工具，不僅顯著提升了設計收斂速度，還在功耗、面積和性能（PPA）優(yōu)化方面展現(xiàn)出領先優(yōu)勢。

近日在ICCAD 2025上，芯行紀受邀參展，全面展示了AI驅動下的全自研數(shù)字實現(xiàn)EDA工具創(chuàng)新成果。與此同時，我們也有幸采訪到了芯行紀銷售副總裁陶然，他就“EDA的AI化發(fā)展路線”、“數(shù)字實現(xiàn)EDA工具平臺建設”等熱點話題分享了自己的洞見。

EDA的AI革命：機器學習PPA優(yōu)化+LLM降門檻的雙效驅動

EDA+AI正處于“從輔助走向核心”的關鍵拐點。國際巨頭憑借數(shù)據(jù)、工具鏈和生態(tài)優(yōu)勢領跑，而以芯行紀為代表的國產(chǎn)EDA企業(yè)在設計鏈AI-EDA融合上正取得本土先發(fā)突破。若能持續(xù)投入數(shù)據(jù)積累、算法透明化與工程驗證閉環(huán)，中國有望在AI驅動的新一代EDA浪潮中縮小差距，甚至在Chiplet、AI集群等新興場景實現(xiàn)局部領先。

陶然表示，當前業(yè)界AI與EDA的融合主要體現(xiàn)在兩個方向：其一是采用機器學習等技術實現(xiàn)自動調參與優(yōu)化，以提升芯片的PPA指標，這一路徑已被Cadence、Synopsys等頭部企業(yè)廣泛采用；其二是利用大語言模型（LLM）增強設計流程的交互性與自動化能力，例如通過自然語言指令自動生成腳本或輔助編寫代碼，從而顯著降低集成電路設計的入門門檻。他指出，前者更側重于設計質量的提升，后者則聚焦于人力效率的優(yōu)化——使經(jīng)驗較少的工程師也能完成以往需資深人員才能勝任的任務，顯著降低了芯片設計的門檻。

這兩種應用雖已初具成效，但遠未窮盡AI在EDA領域的潛力。如果能夠構建一個專用于集成電路設計領域的高質量數(shù)據(jù)庫，并在此基礎上訓練垂直領域的大語言模型。那這樣的模型將使EDA工具具備更強的定制化能力，能夠針對不同設計需求進行智能優(yōu)化，這應是未來AI+EDA的重要發(fā)展方向。

在談及AI對工程師崗位的影響時，陶然表達了相對樂觀的態(tài)度。他結合自己逾20年從業(yè)經(jīng)歷——從數(shù)字后端工程師到國際EDA公司應用工程師、銷售，再到投身國產(chǎn)EDA創(chuàng)業(yè)——指出，盡管每一代工藝節(jié)點的進步都帶來工具能力的躍升，但設計復雜度與客戶需求同步提高，使得工程師的工作并未變輕松，反而挑戰(zhàn)更大。例如，從0.18微米到3納米工藝，信號完整性（SI）、設計規(guī)則檢查（DRC）等約束呈指數(shù)級增長，芯片規(guī)模也從百萬級實例擴展至上萬百萬級。大芯片從DTCO（Design-Technology Co-Optimization）向STCO（System-Technology Co-Optimization）演進，強調芯片-封裝-系統(tǒng)全鏈路協(xié)同，也進一步增加了設計驗證的復雜程度。因此，整體的產(chǎn)業(yè)發(fā)展來看，雖然引入了AI，但對工程師的需求不減反增。

不過我們應該清晰——那些僅機械執(zhí)行流程、缺乏深入理解的工程師最容易被AI替代。陶然在訪談中鼓勵年輕從業(yè)者不必擔憂被取代，而應主動擁抱AI工具，掌握在合適環(huán)節(jié)高效運用AI以提升PPA和工作效率的能力。在他看來，AI的目標不是取代人類，而是賦能工程師，讓工作更高效、更有創(chuàng)造性。

關于AI對產(chǎn)業(yè)生態(tài)產(chǎn)生顯著影響的時間表，陶然表示難以精確預測，但他判斷：對于大型SoC中大量結構相對簡單的模塊，AI有望在較短時間內實現(xiàn)自動化設計，使單個工程師可同時處理數(shù)十個模塊；而對于復雜的子系統(tǒng)乃至頂層集成等高難度任務，AI的深度介入仍需更長時間演進。

芯行紀用AI賦能EDA：布局布線與優(yōu)化工具的國產(chǎn)突破

當前，芯片已經(jīng)從百萬級門電路擴展到數(shù)十億甚至上萬億級晶體管（如大型SoC或AI芯片），設計從單一芯片向多核、異構集成演進。布線路徑更長、更密集，導致信號傳播延遲增大；互連層數(shù)增加，容易產(chǎn)生反射和噪聲，SI問題指數(shù)級增長。同時，時序路徑變多，優(yōu)化難度加大。大型芯片的實例規(guī)模從百萬級到百億級，設計規(guī)則檢查（DRC）和信號完整性約束同步爆炸式增長。

面臨這些挑戰(zhàn)時，陶然指出，當前主流數(shù)字后端工具——無論是芯行紀的產(chǎn)品還是國際大廠方案——均已具備相對成熟的SI與延遲分析及修復能力。具體而言，工具首先會通過計算識別潛在的SI問題：某些噪聲可能引發(fā)時序延遲，另一些則可能導致功能失效（如毛刺）。針對已發(fā)現(xiàn)的問題，通常采用“SI修復”（SI Fix）策略，例如插入緩沖器（Buffer）、增強驅動能力或增加屏蔽（Shielding）等手段，以緩解SI引起的延遲。

更進一步，業(yè)界已逐步從“事后修復”轉向“事前預防”。陶然介紹，目前主流做法是在時鐘樹綜合（Clock Tree Synthesis, CTS）階段即對時鐘主干網(wǎng)采用非默認設計規(guī)則（Non-Default Rule, NDR），例如加寬線寬（Double Width）或增大線間距（Double Spacing），并輔以屏蔽措施，以降低噪聲耦合風險。此外，在繞線階段，對關鍵路徑或時序敏感的網(wǎng)絡（Critical Net），也會主動拉大周圍走線間距或增加自身線寬，提前實施SI防護。

AI技術在數(shù)字實現(xiàn)的布局布線、時序優(yōu)化以及DRC收斂等核心環(huán)節(jié)中發(fā)揮著顯著作用，大幅提高了設計效率和輸出品質。作為國內頂尖的數(shù)字實現(xiàn)EDA解決方案供應商，芯行紀已開發(fā)出多款基于AI的全自主數(shù)字實現(xiàn)EDA工具，例如國內首款的全自研數(shù)字布局布線工具AmazeSys、智能布局規(guī)劃工具AmazeFP，以及機器學習優(yōu)化工具AmazeME-FP和AmazeME-Place等。這些工具在RISC-V內核、復雜接口模塊以及GPU硬件加速等實際項目中展現(xiàn)出出色性能。

舉例而言，透過智能布局規(guī)劃工具AmazeFP，可以將SI考量進一步前移至更早期的設計階段，這種差異化的工具優(yōu)勢廣受客戶歡迎。陶然解釋，盡管該工具主要用于Floorplan階段，看似與時序和SI無直接關聯(lián)，但其價值在于通過算法驅動的自動化布局，在物理實現(xiàn)初期就優(yōu)化宏觀結構。傳統(tǒng)上，經(jīng)驗豐富的工程師會憑直覺擺放大型宏單元（Macro），以預留足夠的布線資源并減少后續(xù)擁塞；而初級工程師往往難以準確預判布局對后期SI的影響。AmazeFP則通過智能算法，在布線資源緊張區(qū)域主動預留通道，并優(yōu)化宏單元堆疊層數(shù)（例如將原本五六層的堆疊減少為三四層），從而顯著降低局部布線擁塞。這種早期干預雖不直接處理SI，卻能有效減少后續(xù)因布線密集導致的串擾和延遲問題，為SI收斂創(chuàng)造更有利的物理基礎。

結語

在AI與EDA深度融合的時代浪潮中，芯行紀以其全自研的AI驅動數(shù)字實現(xiàn)EDA工具鏈，不僅有效應對了大規(guī)模芯片設計的復雜挑戰(zhàn)，還為國產(chǎn)EDA產(chǎn)業(yè)注入了強勁動力。通過訪談中陶然的分享，我們看到AI并非顛覆者，而是工程師的強大盟友，它將進一步降低設計門檻、提升效率，并助力中國在Chiplet和AI集群等前沿領域實現(xiàn)彎道超車。展望未來，隨著數(shù)據(jù)積累和算法迭代的持續(xù)推進，芯行紀等本土企業(yè)有望引領EDA向更智能、更自主的方向演進，推動芯片產(chǎn)業(yè)邁入新時代。