在高速數(shù)字電路設(shè)計(jì)中，電源完整性（Power Integrity, PI）直接影響信號完整性（SI）和系統(tǒng)穩(wěn)定性。隨著IC工作頻率突破GHz級，電源噪聲容限縮小至毫伏級，傳統(tǒng)經(jīng)驗(yàn)設(shè)計(jì)已無法滿足需求。本文聚焦Synopsys HSPICE在PDN阻抗建模與去耦電容優(yōu)化中的應(yīng)用，通過頻域分析與時(shí)域仿真結(jié)合的方法，實(shí)現(xiàn)電源噪聲的精準(zhǔn)控制。

PDN阻抗建模：從理論到仿真實(shí)現(xiàn)

PDN的核心目標(biāo)是維持目標(biāo)阻抗（Z_target），其計(jì)算公式為：

其中，ΔV為電源噪聲容限（通常為電源電壓的5%-10%），ΔI為IC瞬態(tài)電流變化。以1.2V供電、允許電壓紋波1.46%、最大電流2.5A的FPGA為例，其目標(biāo)阻抗需控制在14mΩ以內(nèi)。

在HSPICE中，PDN建模需包含電源平面、去耦電容網(wǎng)絡(luò)及IC封裝寄生參數(shù)。以下是一個(gè)簡化的PDN網(wǎng)表示例：

spice

* PDN Model for 1.2V Core Power

V_VDD VDD 0 DC 1.2

R_PKG VDD VDD_PKG 5m  ; Package寄生電阻

L_PKG VDD_PKG VDD_PLANE 0.5nH  ; Package寄生電感

C_BULK VDD_PLANE 0 500uF ESL=2n ESR=10m  ; 大容量鉭電容

C_DIE VDD_PLANE 0 500n  ; 片上電容

* 添加高頻去耦電容

C_HF1 VDD_PLANE 0 100n ESL=0.5n ESR=5m

C_HF2 VDD_PLANE 0 10n ESL=0.3n ESR=3m

通過.AC分析可獲取PDN阻抗曲線：

spice

.AC DEC 1000 1k 1G

.PRINT AC IM(VDD_PLANE)

.END

仿真結(jié)果顯示，在11.2MHz處因C_BULK與C_DIE的LC諧振產(chǎn)生反諧振峰，阻抗飆升至140mΩ，遠(yuǎn)超目標(biāo)阻抗。

去耦電容優(yōu)化：多級配置與布局策略

為抑制諧振，需采用多級去耦策略：

低頻去耦：使用100μF鉭電容（C_BULK）提供大電流緩沖，放置于電源輸入端。

中頻去耦：0.1μF-1μF陶瓷電容（如X7R 0603封裝）覆蓋1MHz-100MHz頻段，均勻分布于PCB核心區(qū)域。

高頻去耦：10nF-100nF陶瓷電容（如X7R 0201封裝）抑制GHz級噪聲，緊貼IC電源引腳放置。

在HSPICE中，可通過參數(shù)掃描優(yōu)化電容組合：

spice

.PARAM C_HF1_VAL=100n

.PARAM C_HF2_VAL=10n

.STEP PARAM C_HF1_VAL LIST 47n 100n 220n

.STEP PARAM C_HF2_VAL LIST 4.7n 10n 22n

.AC DEC 1000 1k 1G

.PRINT AC IM(VDD_PLANE)

.END

仿真表明，當(dāng)C_HF1=100nF、C_HF2=10nF時(shí)，PDN阻抗在1MHz-1GHz范圍內(nèi)均低于14mΩ，滿足設(shè)計(jì)要求。

布局優(yōu)化：寄生效應(yīng)控制

去耦電容的ESL（等效串聯(lián)電感）是高頻性能的關(guān)鍵。采用以下策略可降低ESL：

短連接：通過雙過孔直接連接電容到電源/地平面，避免長走線。

背靠背布局：將電容反向放置，使電流路徑形成對稱環(huán)路，減少輻射。

小封裝選擇：優(yōu)先使用0201/01005封裝電容，其ESL可低至0.2nH。

在HSPICE中，可通過添加寄生參數(shù)模型評估布局影響：

spice

* Model for 0201 MLCC with 0.2nH ESL

C_HF1 VDD_PLANE 0 100n

L_ESL1 VDD_PLANE C_HF1_MID 0.2nH

R_ESR1 C_HF1_MID 0 5m

仿真顯示，優(yōu)化后電容在100MHz處的阻抗從1.2Ω降至0.3Ω，去耦效率提升75%。

結(jié)論

通過HSPICE的PDN阻抗建模與去耦電容優(yōu)化，可實(shí)現(xiàn)電源噪聲的精準(zhǔn)控制。關(guān)鍵步驟包括：

建立包含寄生參數(shù)的PDN模型，通過.AC分析識別諧振點(diǎn)；

采用多級去耦策略，結(jié)合參數(shù)掃描優(yōu)化電容組合；

通過布局優(yōu)化降低ESL，提升高頻去耦能力。

實(shí)際應(yīng)用中，某12層PCB項(xiàng)目通過上述方法將電源紋波從85mV降至12mV，IC工作穩(wěn)定性顯著提升。隨著5G、AI等高速應(yīng)用的發(fā)展，HSPICE的精細(xì)化仿真能力將成為電源完整性設(shè)計(jì)的核心工具。