摘要

為了提供正確的死區(qū)時(shí)間延遲，傳統(tǒng)上是在控制器中內(nèi)置固定的預(yù)設(shè)延遲，或通過(guò)外部元件進(jìn)行一定程度的調(diào)整。這種調(diào)整需要充分考慮特定FET器件的特性，防止因過(guò)驅(qū)而造成損壞。這一調(diào)整過(guò)程可能非常耗時(shí)，而且難以準(zhǔn)確衡量。為了優(yōu)化導(dǎo)通和關(guān)斷擺率與延遲，必須高度重視測(cè)量技術(shù)。精確的測(cè)量能夠確保系統(tǒng)在實(shí)現(xiàn)最大功率輸出的同時(shí)，將損耗降至最低，并有效避免損壞開(kāi)關(guān)元件。

引言

本系列文章的第一部分討論了理解開(kāi)關(guān)電源底層物理原理的重要性，并介紹了如何通過(guò)物理手段適當(dāng)?shù)販y(cè)量器件的性能表現(xiàn)。在實(shí)驗(yàn)臺(tái)上搭建好電路之后，真正的工作就開(kāi)始了。與單芯片IC設(shè)計(jì)不同，控制器用于驅(qū)動(dòng)各種開(kāi)關(guān)器件，因此必須進(jìn)行一定程度的調(diào)整以確保達(dá)到最佳性能。如果測(cè)量技術(shù)不再是問(wèn)題，柵極和開(kāi)關(guān)波形將能提供有價(jià)值的信息，指出哪些元件值需要修改，以防止損壞氮化鎵(GaN) FET，并促使運(yùn)行效率達(dá)到最優(yōu)。

優(yōu)化柵極連接

為了抑制峰值過(guò)沖，應(yīng)當(dāng)增大柵極上拉電阻的值。如果柵極緩慢上升且無(wú)過(guò)沖，則FET不會(huì)受損，但控制器會(huì)延遲導(dǎo)通或關(guān)斷以維持設(shè)定的死區(qū)時(shí)間，從而導(dǎo)致與過(guò)大柵極電阻相關(guān)的轉(zhuǎn)換損耗增加。為了解決這個(gè)問(wèn)題，應(yīng)當(dāng)減小柵極上拉電阻。請(qǐng)參見(jiàn)圖1來(lái)了解柵極電阻對(duì)波形的影響。上方波形顯示了使用純PCB走線的柵極測(cè)量結(jié)果，即頂部和底部柵極（TG和BG走線）的上拉和下拉電阻均為0 Ω。下方波形顯示了頂部和底部柵極的上拉和下拉電阻均為10 Ω的測(cè)量結(jié)果?？紤]到理想開(kāi)關(guān)應(yīng)實(shí)現(xiàn)瞬時(shí)轉(zhuǎn)換，因此在整個(gè)輸入電壓和輸出電流范圍內(nèi)，快速上升且略有過(guò)沖（在限值以內(nèi)）的波形，比過(guò)阻尼的柵極波形更為可取。柵極下降波形過(guò)沖同樣可以通過(guò)增大或減小柵極下拉電阻來(lái)調(diào)整。中間波形在以上兩種情況之間取得了良好的平衡：一方面避免了與0 Ω情況相關(guān)的過(guò)沖，另一方面又不至于像10 Ω情況那樣為消除全部過(guò)/下沖而引入過(guò)多延遲。上拉/下拉線路分離的一個(gè)主要優(yōu)點(diǎn)是能夠分別調(diào)整每個(gè)電阻。請(qǐng)注意，在圖1的中間波形中，2 Ω上拉電阻足以抑制過(guò)沖；但在圖2中，只需1 Ω下拉電阻，即可糾正頂部和底部柵極的上方波形所示的下沖。

圖1.串聯(lián)電阻對(duì)柵極擺率（SW上升）的影響。TG：頂部柵極；BG：底部柵極。上方圖形顯示利用PCB走線進(jìn)行柵極連接(0 Ω)的測(cè)量結(jié)果。中間圖形顯示優(yōu)化柵極電阻的測(cè)量結(jié)果。下方圖形顯示所有柵極皆有10 Ω電阻與柵極驅(qū)動(dòng)引腳串聯(lián)的測(cè)量結(jié)果。對(duì)于SW節(jié)點(diǎn)上升，最關(guān)鍵的值是RTGPULL-UP。

圖2.串聯(lián)電阻對(duì)柵極擺率（SW下降）的影響。TG：頂部柵極；BG：底部柵極。上方圖形顯示利用PCB走線進(jìn)行柵極連接(0 Ω)的測(cè)量結(jié)果。中間圖形顯示優(yōu)化柵極電阻的測(cè)量結(jié)果。下方圖形顯示所有柵極皆有10 Ω電阻與柵極驅(qū)動(dòng)引腳串聯(lián)的測(cè)量結(jié)果。對(duì)于SW節(jié)點(diǎn)下降，最關(guān)鍵的值是RTGPULL-DOWN。

布局不當(dāng)或柵極電阻阻尼設(shè)計(jì)過(guò)于保守，都會(huì)帶來(lái)不良后果。即使從閾值角度保證死區(qū)時(shí)間接近于零，若轉(zhuǎn)換時(shí)間較長(zhǎng)，轉(zhuǎn)換損耗也會(huì)增加，進(jìn)而侵占整體效率預(yù)算。采用FLIR成像裝置進(jìn)行的熱分析證實(shí)了這一點(diǎn)。圖3非常清楚地顯示，在之前的測(cè)量中，0 Ω和10 Ω電阻之間的溫升接近40°C。這表明在FET承受的熱應(yīng)力尚未超過(guò)限值之前，可用功率預(yù)算已經(jīng)出現(xiàn)損失。還有一個(gè)需要關(guān)注的問(wèn)題是，底部柵極可能會(huì)虛假導(dǎo)通。這種現(xiàn)象表現(xiàn)為振鈴波形出現(xiàn)異常膨脹，逐漸接近底部FET的閾值電壓。兩個(gè)FET同時(shí)導(dǎo)通絕非好現(xiàn)象！LTC7890和LTC7891具有低阻抗柵極驅(qū)動(dòng)器，有助于防止這種情況，但仍應(yīng)優(yōu)化底部柵極下拉電阻。優(yōu)化柵極驅(qū)動(dòng)電平的過(guò)程可確保FET在所有條件下都能使用智能近零死區(qū)時(shí)間安全切換，但其他模式或死區(qū)時(shí)間應(yīng)如何驗(yàn)證呢？

圖3.柵極電阻引起的轉(zhuǎn)換損耗的熱圖像。上方圖像是在24 VIN、12 VOUT、10 A條件下獲得的，所有柵極走線使用PCB走線電阻，導(dǎo)致頂部FET的峰值溫度為52.1°C。下方圖像是在相同條件下獲得的，不過(guò)所有柵極走線使用10 Ω電阻。頂部FET溫度升高至93.4°C，輸出功率未增加。

選擇死區(qū)時(shí)間延遲

在某些情況下，設(shè)計(jì)人員可能會(huì)選擇或被要求使用一定量的死區(qū)時(shí)間。LTC7890和LTC7891具有三種死區(qū)時(shí)間控制模式，如表1所示。智能近零死區(qū)時(shí)間伺服模式以嚴(yán)格的時(shí)序控制適當(dāng)?shù)臇艠O，確保不會(huì)殘留任何破壞性的能量水平。自適應(yīng)柵極到柵極死區(qū)時(shí)間模式使用柵極本身存在的開(kāi)爾文檢測(cè)閾值，將死區(qū)時(shí)間穩(wěn)定控制在默認(rèn)的20 ns。RSET可編程死區(qū)時(shí)間模式使用相同的內(nèi)部邏輯，但允許將默認(rèn)的20 ns值在7 ns到60 ns范圍內(nèi)進(jìn)行精密調(diào)整。如果使用另外兩種配置中的任一種，則需要使用柵極信號(hào)將觸發(fā)閾值設(shè)置為1 V，以驗(yàn)證時(shí)序是否按預(yù)設(shè)執(zhí)行。

表1.DTC模式配置

選擇死區(qū)時(shí)間時(shí)，需要權(quán)衡多個(gè)因素。為了盡可能降低損耗，應(yīng)使用智能近零死區(qū)時(shí)間并依靠智能檢測(cè)和伺服架構(gòu)，以最高效率實(shí)現(xiàn)盡可能高的功率密度。了解如何設(shè)置并通過(guò)適當(dāng)?shù)臏y(cè)量驗(yàn)證死區(qū)時(shí)間已接近零之后，這通常是最佳選擇。圖4顯示了在優(yōu)化柵極電阻的情況下，近零死區(qū)時(shí)間的實(shí)際效果。沒(méi)有可見(jiàn)的反向?qū)〞r(shí)間，并且沒(méi)有使用并聯(lián)肖特基二極管來(lái)保護(hù)GaN FET，避免了額外的損失。因此，電路效率達(dá)到最大，熱應(yīng)力降至最小。然而，如果設(shè)計(jì)規(guī)范要求比近零更長(zhǎng)的某個(gè)有限量死區(qū)時(shí)間，則可使用自適應(yīng)模式，它支持靈活設(shè)置任意值，以獲得所需的舒適裕度。不過(guò)，這會(huì)導(dǎo)致GaN FET功率損耗增加，產(chǎn)生更多熱量，如圖5所示。造成這種額外要求的原因可能是管理層在工程上的保守策略，或者工程師不愿過(guò)度偏離傳統(tǒng)的MOSFET設(shè)計(jì)規(guī)范。無(wú)論如何，LTC7890和LTC7891都為用戶提供了充分的選擇自由，以適應(yīng)各種具體需求。當(dāng)死區(qū)時(shí)間延長(zhǎng)時(shí)，務(wù)必使用熱成像設(shè)備，記錄極端工作條件下FET的效率和峰值熱點(diǎn)溫度。此舉是為了在預(yù)期的工作環(huán)境條件下，維持必要的熱裕度。與柵極電阻一樣，死區(qū)時(shí)間對(duì)FET承受的峰值熱應(yīng)力有直接而明顯的影響。在12 VOUT、10 A的測(cè)試條件下，使用優(yōu)化的柵極電阻時(shí)，頂部FET的峰值溫度為56.3°C。這意味著，相對(duì)于0 Ω PCB走線，溫度上升了3°C，但考慮到瞬態(tài)期間不存在過(guò)壓應(yīng)力導(dǎo)致FET損壞，這樣的溫升是合理的。然而，當(dāng)使用RSET模式將死區(qū)時(shí)間增加到35 ns（無(wú)智能近零或自適應(yīng)控制的控制器的常見(jiàn)值）時(shí)，在相同輸出功率下，溫度增加10°C以上，達(dá)到66.5°C，而且兩個(gè)FET上都是如此（圖6）。顯然，在這方面采取保守策略的代價(jià)是效率降低和熱量增加，進(jìn)而壓縮功耗預(yù)算。如果采用智能近零功能，等量的熱損耗便可轉(zhuǎn)化為數(shù)十瓦的額外輸出功率。因此，在確定死區(qū)時(shí)間的舒適裕度時(shí)，究竟應(yīng)優(yōu)先遵循傳統(tǒng)做法，還是優(yōu)先考慮實(shí)證數(shù)據(jù)？這值得我們深思。

圖4.智能近零死區(qū)時(shí)間控制轉(zhuǎn)換，使用優(yōu)化的柵極電阻。請(qǐng)注意，使能此模式主動(dòng)控制死區(qū)時(shí)間時(shí)，開(kāi)關(guān)節(jié)點(diǎn)上沒(méi)有顯示可見(jiàn)的反向?qū)▍^(qū)域。

圖5.35 ns死區(qū)時(shí)間RSET模式轉(zhuǎn)換，使用優(yōu)化的柵極電阻。死區(qū)時(shí)間控制精確，但開(kāi)關(guān)波形中反映的反向?qū)ㄖ芷谠? V時(shí)清晰可見(jiàn)，由此產(chǎn)生了相當(dāng)大的損耗。

圖6.死區(qū)時(shí)間模式導(dǎo)致的轉(zhuǎn)換損耗的熱圖像。上方圖像是在24 VIN、12 VOUT、10 A條件下獲得的，使用智能近零死區(qū)時(shí)間模式和優(yōu)化的柵極電阻，導(dǎo)致頂部FET的峰值溫度為56.3°C。下方圖像是在相同條件下獲得的，不過(guò)使用RSET模式，配置了35 ns（典型值）死區(qū)時(shí)間。兩個(gè)FET的溫度均升至66.5°C，輸出功率未增加。

開(kāi)發(fā)過(guò)程中，可以從ADI公司提供的評(píng)估參考設(shè)計(jì)入手，搭建合理的布局。然后，通過(guò)嚴(yán)謹(jǐn)?shù)幕鶞?zhǔn)測(cè)量技術(shù)來(lái)測(cè)量和驗(yàn)證設(shè)計(jì)。如此，開(kāi)發(fā)者最終將獲得一個(gè)適合產(chǎn)品化的可靠設(shè)計(jì)電路。在此過(guò)程中，按照本文所述的程序和技術(shù)收集數(shù)據(jù)，可確保數(shù)據(jù)是準(zhǔn)確可信的。深入理解各種權(quán)衡因素及其平衡方法之后，工程師能夠更好地決定采用何種工作模式、使用什么外部元件值，更重要的是，清楚地知道為何要作出這些決策。這樣一來(lái)，不僅能縮短設(shè)計(jì)周期，減少昂貴的迭代過(guò)程，還能有效減少系統(tǒng)設(shè)計(jì)中的挫折。

結(jié)語(yǔ)

在寬帶隙技術(shù)領(lǐng)先廠商的持續(xù)推動(dòng)下，GaN技術(shù)正迅速發(fā)展，每一代產(chǎn)品的CG × RDS(ON)品質(zhì)因數(shù)都有提升。雖然器件尺寸、電容和導(dǎo)通電阻會(huì)隨著每次迭代而發(fā)生變化，但對(duì)運(yùn)行狀況進(jìn)行可靠測(cè)量與驗(yàn)證的正確方法始終未變。為了確保設(shè)計(jì)穩(wěn)健，并在極端工況下具有足夠的安全裕度，在試驗(yàn)臺(tái)上對(duì)原型進(jìn)行運(yùn)行驗(yàn)證仍然是不可替代的關(guān)鍵環(huán)節(jié)。如果設(shè)計(jì)方案符合數(shù)據(jù)手冊(cè)的指導(dǎo)原則，布局布線嚴(yán)格參考了評(píng)估板方案，測(cè)量方法也依據(jù)本文提供的建議進(jìn)行，那么“一次成功、無(wú)需返工”的可能性將大大提高。