1 AT84AD001的主要特點
    AT84AD001是Atmel公司生產(chǎn)的基于BiCMOS技術(shù)的高速ADC，該器件在一片ADC上集成了兩路(I和Q)獨立的ADC，具有8 bit轉(zhuǎn)換精度，每個通道具有l(wèi) GS/s的采樣率，在交錯模式下雙路ADC并行采樣可以達(dá)到2 GS/s的采樣率。AT84AD001內(nèi)部集成了1：1和1：2的數(shù)據(jù)多路分離器(DMUX)和LVDS輸出緩沖器，可以降低輸出數(shù)據(jù)率，也可以方便地與多種類型的高速FPGA直接相連，實現(xiàn)高速率的數(shù)據(jù)存儲和處理。為補償由于器件參數(shù)離散和傳輸路徑差異所造成的采樣時鐘時延，該ADC具有采樣延時校準(zhǔn)功能，可通過片內(nèi)的數(shù)字采樣延時調(diào)整功能調(diào)整兩路ADC的采樣時間，也可以使用Q路ADC獨有的采樣延遲微調(diào)功能調(diào)整Q路的采樣時間，使并行采樣模式下兩路ADC轉(zhuǎn)換保持更高的時序精度。AT84AD001的所有參數(shù)設(shè)置均通過三線串行接口實現(xiàn)，利用該三線串口可由微處理器對ADC的工作模式進(jìn)行控制，采用這種結(jié)構(gòu)減少了芯片引腳數(shù)和空間體積，并使電路工作參數(shù)設(shè)置更靈活、簡便。AT84AD001可廣泛應(yīng)用于雷達(dá)、通訊、儀器以及醫(yī)療等領(lǐng)域的高速數(shù)據(jù)采集過程。

2 外部引腳
    AT84AD00I有144個外部引腳(參見圖1)。按性質(zhì)主要分為模擬、數(shù)字兩部分。

    模擬部分引腳分為模擬電源和模擬輸入兩類。模擬電源是3.3 V，模擬輸入必須配置成差分輸入，并且具有500 mVpp的峰峰值。雙通道共有兩個差分模擬輸入端Vinib和Vinqb，若前端信號是單端的，則必須經(jīng)過一個射頻變壓器將單端信號變換為差分信號。數(shù)字部分包括時鐘信輸入CLKI和CLKQ、數(shù)據(jù)輸出信號、數(shù)據(jù)準(zhǔn)備信號(CLKIO和CLKQ0)、數(shù)據(jù)溢出修正位DOIR、三線串口和數(shù)字電源。其中電源有3.3 V和2.25 V兩種。如圖l所示，DDRB是I和Q通道的同步數(shù)據(jù)準(zhǔn)備復(fù)位端。Mode、Clock、Data、Ldn分別是三線串口的使能控制位、時鐘輸入引腳、數(shù)據(jù)輸入引腳、數(shù)據(jù)輸入的起止控制位。DOA(B)I0～7、DOA(B)Q0～7是通道I和Q的差分?jǐn)?shù)據(jù)輸出端口，1：lDMUX模式時每路ADC使用DOA 8位總線，l：2DMUX模式時使用DOA和DOB 16位總線。DOIRI(N)和DOIRQ(N)是I和Q通道的并行數(shù)據(jù)差分輸出溢出修正位。

3 AT84AD00l的三線串行接口
    ADC的三線串口是用戶可以使用的資源，ADC的所有參數(shù)設(shè)置均通過三線串口實現(xiàn)，ADC的三線串口主要有3個控制引腳：Data、Clock、Ldn。系統(tǒng)復(fù)位后，在每個Clock上升沿1 bit數(shù)據(jù)被接收。三線接口寄存器地址和設(shè)置參數(shù)內(nèi)容如表l所示。串行接口的寫入字長為19 bit，其中前3 bit為所要操作的寄存器地址(范圍為000-111)，后16bit為寫入數(shù)據(jù)，接口的最大時鐘頻率是50 MHz?？刹捎枚喾N類型的邏輯單片機作為控制器直接與三線接口相連，通過執(zhí)行控制程序?qū)崿F(xiàn)參數(shù)設(shè)置。ADC具有參數(shù)設(shè)置模式選擇端，如果引腳Mode=1，使用三線串口設(shè)置參數(shù)，如果引腳Mode=0，上電后進(jìn)行缺省參數(shù)設(shè)置，無需外部處理器控制，缺省設(shè)置為：雙通道工作，使用同一工作時鐘CLKI，1：1 DMUX模式，二進(jìn)制數(shù)據(jù)輸出。

4 AT84AD001的工作模式
    為適應(yīng)不同采樣方案的需要，按工作時鐘源的不同可將ADC分成三種工作模式：
    (1)兩個ADC通道使用獨立的工作時鐘，系統(tǒng)需要為ADC提供兩個時鐘；
    (2)兩個ADC通道均使用I通道工作時鐘，Q通道的工作時鐘與I通道同頻同相；
    (3)兩個ADC通道均使用I通道工作時鐘，ADC內(nèi)部產(chǎn)生一個同頻反相的時鐘作為Q通道工作時鐘。在這種模式下，當(dāng)兩通道輸入同一模擬信號時，就可以實現(xiàn)交替式并行采樣，ADC的采樣速率為輸入工作時鐘的2倍。
    根據(jù)兩路ADC輸入模擬信號的不同，ADC可以分成三種工作模式：
    (1)兩個ADC通道分別使用獨立的模擬輸入，整個ADC需要外部輸入兩個模擬信號；
    (2)兩個ADC通道均使用I通道模擬輸入信號；
    (3)兩個ADC通道均使用Q通道模擬輸入信號。
    通常ADC的輸出與高速邏輯電路相連，進(jìn)行數(shù)據(jù)的存儲和處理，根據(jù)接收系統(tǒng)處理速率的不同，ADC設(shè)置了兩種輸出工作模式，當(dāng)DMUX=1：1時，ADC的數(shù)據(jù)輸出率最高為l GHz，雙路全部工作時，輸出數(shù)據(jù)寬度為16位；當(dāng)DMUX=1：2時，ADC的數(shù)據(jù)輸出率最高為500 MHz，雙路全部工作時，輸出數(shù)據(jù)寬度為32位，數(shù)據(jù)輸出速率降低了1倍。
    圖2為并行交替工作模式下ADC工作時序圖，兩通道都使用I通道輸入模擬信號，外部輸入時鐘作為I通道工作時鐘，Q通道的工作時鐘與I通道工作時鐘同頻反相，DMUX擇1：2。

    在圖2所示的ADC工作時序中，數(shù)據(jù)輸出延遲TDO是一個固定的延時值，總的延時等于固定延時與流水線傳輸延時之和。在DMUX設(shè)置為1：2時，I通道兩組數(shù)據(jù)的流水線傳輸延時分別為4個時鐘周期和3個時鐘周期，Q通道則分別為3.5個時鐘周期和2.5個時鐘周期，這種設(shè)計可以使ADC兩個通道的轉(zhuǎn)換數(shù)據(jù)在同一相位輸出，有利于接收系統(tǒng)進(jìn)行同步數(shù)據(jù)讀取。

5 系統(tǒng)設(shè)計
    AT84AD001在圖2所示的工作時序下，輸出4路8 bit-500 MS/s LVDS邏輯的數(shù)據(jù)，在采集系統(tǒng)設(shè)計中對與其接口器件的性能要求也較高。Altera公司的Stratix2系列FPGA-EP2S60F1020具有高達(dá)84個專用LVDS差分邏輯接收通道，每個LVDS通道數(shù)據(jù)傳輸速率最高達(dá)640 MS/s。一片EP2S60F1020即可滿足接收ADC輸出數(shù)據(jù)和邏輯控制的需要。由于ADC的輸出和FPGA的輸入均設(shè)計為LVDS邏輯標(biāo)準(zhǔn)，因此，ADC可直接與FPGA相連。Stratix2系列FPCA內(nèi)部具有專門的LVDS處理單元，可實現(xiàn)LVDS邏輯的串/并降速轉(zhuǎn)換，降低速率后的數(shù)據(jù)可提供給內(nèi)部DSP處理單元進(jìn)行處理。Stratix2系列FPGA的另外一個優(yōu)點是其內(nèi)部具有專門的高速數(shù)字鎖相環(huán)電路，能夠產(chǎn)生可供ADC電路使用的時鐘信號。
    圖3所示為基于AT84AD001的2 GHz數(shù)據(jù)采集系統(tǒng)的接口電路框圖。模擬輸入信號經(jīng)過前置放大濾波電路，再經(jīng)過一個射頻變壓器TP101將單端信號轉(zhuǎn)換為差分信號，送入AT84AD001的I通道模擬輸入端，由于所選的特殊的工作方式，Q通道的模擬輸入端無須輸入信號。ADC的工作時鐘CLKI由FPGA提供，F(xiàn)PGA輸入一個頻率較低的時鐘，經(jīng)內(nèi)部數(shù)字PLL倍頻和邏輯組合產(chǎn)生頻率為l GHz的工作時鐘，作為ADC的采樣時鐘CLKI。在圖2所示的工作模式下，ADC的數(shù)據(jù)準(zhǔn)備信號CLKIO可以作為系統(tǒng)數(shù)據(jù)采集和處理的同步時鐘，CLKIO為差分LVDS邏輯，速率為250 MS/s，在時鐘的上升沿和下降沿均起作用。ADC輸出4路8 bit-500MS/s的數(shù)據(jù)，共占用FPGA的32個LVDS邏輯輸入通道。ADC的三線串行接口通過一個AVR系列單片機ATmegal28L進(jìn)行控制，其中單片機產(chǎn)生的信號邏輯電壓為3.3 V，而ADC三線接口邏輯電壓為2.25V，因此需要在單片機和ADC之間加一個緩沖器74LCX244進(jìn)行電平轉(zhuǎn)換。

6 結(jié)束語
    介紹了采用高速BiCMOS技術(shù)的AT84AD001型模數(shù)轉(zhuǎn)換器，并將其應(yīng)用在2 GHz數(shù)字采集系統(tǒng)中。它的典型三線串口功能簡化了ADC的外圍電路設(shè)計，提高了超高速電路的性能。由AT84AD001及其接口器件EP2S60F1020構(gòu)成的數(shù)據(jù)采集系統(tǒng)采樣速率達(dá)到了2 GS/s，可以應(yīng)用在現(xiàn)代寬帶通信中。隨著現(xiàn)代超寬帶技術(shù)的發(fā)展，這種超高速數(shù)據(jù)采集方案可以用來設(shè)計一種全數(shù)字化超寬帶(UWB)接收器的數(shù)據(jù)采集系統(tǒng)，以便將軟件無線電技術(shù)應(yīng)用于超寬帶通信系統(tǒng)中，而高速ADC在全數(shù)字化超寬帶接收器的設(shè)計中起了關(guān)鍵作用。