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積分梳狀濾波器的FPGA實現(xiàn)

時間：2009-06-23 09:58:38

關(guān)鍵字：積分梳狀濾波器 FPGA實現(xiàn) CIC濾波器抽取濾波器

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[導讀]本文提出了多級CIC抽取濾波器結(jié)構(gòu)不僅能夠?qū)崿F(xiàn)更寬輸入信號的任意速率的抽取，并且對帶外信號的衰減也更大。

軟件無線電技術(shù)的基本思想是將寬帶的A／D轉(zhuǎn)換器盡可能靠近射頻天線，即盡可能早地將接收到的模擬信號轉(zhuǎn)化為數(shù)字信號，在最大程度上通過DSP軟件來實現(xiàn)通信系統(tǒng)的各種功能。在軟件無線電接收平臺中，采樣率高有利于提高采樣量化的信噪比和簡化設(shè)計，但采樣率高會導致后續(xù)信號處理速度跟不上，所以很有必要對A／D后的數(shù)據(jù)流進行降速處理，本文提出了多級CIC抽取濾波器結(jié)構(gòu)不僅能夠?qū)崿F(xiàn)更寬輸入信號的任意速率的抽取，并且對帶外信號的衰減也更大。

1 CIC濾波器結(jié)構(gòu)分析

CIC濾波器最早是由Hogenauer提出的，后來出現(xiàn)了不少改進的結(jié)構(gòu)形式。最基本的CIC抽取濾波器是指該濾波器的沖激響應(yīng)具有如下形式：

CIC抽取濾波器在w=0處的幅度值為R，其幅頻特性如圖2所示。稱頻率區(qū)間0～2π／R為CIC濾波器的主瓣，而其他區(qū)間為旁瓣。由圖2可以看見隨著頻率的增大，旁瓣電平不斷減小，其中第一旁瓣電平為：

可見單級CIC濾波器的旁瓣電平比較大，只比主瓣低13.46 dB，說明阻帶衰減很差，一般很難滿足實用要求。為了降低旁瓣電平，可以采用多級CIC濾波器級聯(lián)的辦法來解決。

當Q=5時，QQS=67.3 dB，由此可見5級級聯(lián)的CIC濾波器具有67 dB左右的阻帶衰減，基本能滿足實際要求。實際應(yīng)用的CIC抽取濾波器常采用多級結(jié)構(gòu)來實現(xiàn)。由此可見實際應(yīng)用中采用多級CIC抽取濾波器能適用更寬的有用輸入信號。適用于軟件無線電系統(tǒng)中的CIC抽取／內(nèi)插濾波器如圖3所示，通常R的取值為1或2。

2 五級CIC濾波器的FPGA實現(xiàn)

在此設(shè)計的CIC抽取濾波器的參數(shù)為：抽取因子D=25，帶寬比例因子b=1／8，R=1的5級CIC濾波器。設(shè)輸入數(shù)據(jù)位寬為8 b，輸出數(shù)據(jù)位寬為10 b。

實現(xiàn)的VHDL代碼如下所示：

3 仿真分析

利用Altera公司的Quartus Ⅱ軟件，針對Cyclone系列的EP1C12Q24017，對CIC濾波器的實現(xiàn)方法進行仿真分析，所得時序圖如圖4所示。仿真結(jié)果表明5級CIC濾波器的實現(xiàn)方法正確。

4 結(jié)論

本文給出了適用于軟件無線電采樣率變換系統(tǒng)中CIC濾波器的結(jié)構(gòu)，完成了5級CIC濾波器的具體設(shè)計，時序仿真分析證明了該濾波器的正確性和可行性。該多級CIC濾波器的FPGA實現(xiàn)方法可在其他多速率處理系統(tǒng)中推廣應(yīng)用。

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