頻率合成技術(shù)起源于二十世紀30年代，當(dāng)時所采用的頻率合成方法是直接頻率合成。它是利用混頻、倍頻、分頻的方法由參考源頻率經(jīng)過加、減、乘、除運算，直接組合出所需要的的頻率。它的優(yōu)點是捷變速度快，相位噪聲低，但由于結(jié)構(gòu)復(fù)雜，價格昂貴，很快被淘汰。在此之后出現(xiàn)了間接頻率合成。這種方法主要是將相位反饋理論和鎖相環(huán)技術(shù)運用于頻率合成領(lǐng)域，即所謂的PLL頻率合成技術(shù)。PLL頻率合成技術(shù)克服了直接式頻率合成的許多缺點，特別是它易于集成化，使得體積小、相位噪聲低、雜散抑制輸出頻率高，但它的頻率切換時間相對較長。隨著數(shù)字信號理論和超大規(guī)模集成電路的發(fā)展，在頻率合成領(lǐng)域誕生了技術(shù)性的革命，那就是直接數(shù)字頻率合成技術(shù)（direct digital synthesis,DDS）。這是一種頻率合成的新方法，頻率轉(zhuǎn)換時間短、頻率分辨率高、輸出相位連續(xù)、控制靈活方便，但其頻率上限較低且雜散較大，極大的限制了DDS的推廣和應(yīng)用。隨著電子技術(shù)的發(fā)展，各類電子系統(tǒng)對信號源的要求越來越高，如何抑制DDS輸出信號中雜散也就成了研究熱點。本文給出了幾種抑制雜散的方法，對于運用DDS技術(shù)進行工程設(shè)計具有一定指導(dǎo)作用。

1        DDS的工作原理[1]

DDS工作結(jié)構(gòu)如圖1所示：

圖1

DDS系統(tǒng)的核心是相位累加器，它由N位加法器與N位相位寄存器構(gòu)成，類似一個簡單的計數(shù)器。每來一個時鐘脈沖，相位寄存器的輸出就增加一個步長的相位增量值，加法器將頻率控制數(shù)據(jù)與累加寄存器輸出的累加相位數(shù)據(jù)相加，把相加結(jié)果送至累加寄存器的數(shù)據(jù)輸端。相位累加器進人線性相位累加，累加至滿量時產(chǎn)生一次計數(shù)溢出，這個溢出頻率即為DDS的輸出頻率。正弦查詢表是一個可編程只讀存儲器(PROM)，存儲的是以相位為地址的一個周期正弦信號的采樣編碼值，包含一個周期正弦波的數(shù)字幅度信息。將相位寄存器的輸出與相位控制字相加得到的數(shù)據(jù)作為一個地址對正弦查詢表進行尋址，查詢表把輸人的地址相位信息映射成正弦波幅度信號，驅(qū)動DAC,輸出模擬信號;低通濾波器平滑并濾除不需要的取樣分量，以便輸出頻譜純凈的正弦波信號。

任何頻率的余弦波形都可以看作是由一系列取樣點組成。設(shè)采樣時鐘頻率為fc余弦波每一周期由K個采樣點組成，則該余弦波的頻率為    

設(shè)存儲器中存了K個數(shù)據(jù)，（一個周期的采樣數(shù)據(jù)），若相位累加器的步進值為M，則每周期的采樣點數(shù)為K/M，輸出頻率為

假設(shè)相位累加器為N位，且全部用作對存儲器的尋址，則

這就是DDS方程，根據(jù)取樣定理 ，所以 。實際中一般

一般情況下為了提高波形相位精度N取值較大，如果直接將N全部作為波形存儲器的地址，則需要極大的存儲容量，實際中一般只取N的高位作為地址而省去低位。這樣的做法不會引起輸出頻率分辨率的降低，但會使波形幅值發(fā)生變化，這樣的誤差稱為截斷誤差，在接下來的章節(jié)里將進行詳細討論。                                                                                                                                 

2  DDS雜散特性分析 

DDS的數(shù)字化處理體現(xiàn)了頻率捷變速度快、相位連續(xù)、易于編程控制等諸多優(yōu)異性能，但同時全數(shù)字化結(jié)構(gòu)也帶來豐富的雜散。DDS的雜散主要來自三個方面：

●相位截斷引入的雜散

●存儲器的幅度量化誤差

●DAC轉(zhuǎn)換誤差

下面逐一給予介紹。

2.1 相位截斷引入的雜散

在DDS中，一般相位累加器的位數(shù)N大于ROM的尋址位數(shù)P，因此累加器的輸出尋址

其N一P個低位就必須舍掉，這樣就不可避免地產(chǎn)生相位誤差，稱為相位截斷誤差，表現(xiàn)在輸出頻譜上就是雜散分量。因為 DDS輸出信號通常是正弦信號，因此它的相位截斷具有明顯的周期性。這相當(dāng)于周期性的引入一個截斷誤差，最終影響就是輸出信號帶有一定的諧波分量。相位截斷并不是每個輸出點都產(chǎn)生雜散。它們的大小取決于三個因素：累加器的位數(shù)N，尋址位數(shù)P，頻率控制字FCW。雜散分量分布在基頻兩邊，是DDS雜散的主要來源。

2.2 幅度量化引入的雜散

由于DDS內(nèi)部波形存儲器中存儲的正弦幅度值是用二進制表示的，對于越過存儲器字長的正弦幅度值必須進行量化處理，這樣就引人了量化誤差。幅度量化主要有兩種方式，即舍入量化和截尾量化，實際中DDS多采用舍入量化方式。一般地，幅度量化引人的雜散水平低于相位截斷和 DAC非理想轉(zhuǎn)換特性所引起的雜散水平。

2.3 DAC轉(zhuǎn)換引入的雜散

DAC轉(zhuǎn)換帶來的雜散主要包括DAC非線性帶來的雜散和DAC毛刺引起的雜散。由于DAC非線性的存在，使得查找表所得的幅度序列從DAC的輸入到輸出要經(jīng)過一個非線性的過程，加之DDS是一個采樣系統(tǒng)，產(chǎn)生的諧波分量會以采樣頻率為周期搬移。另外，DAC的有限分辨位數(shù)，D/A轉(zhuǎn)換過程中的瞬間毛刺，時鐘泄露，轉(zhuǎn)換速率受限等，也會在數(shù)模轉(zhuǎn)換中產(chǎn)生了大量雜散頻率分量。

3  改善DDS雜散的方法

全數(shù)字結(jié)構(gòu)給DDS帶來輸出帶寬和雜散的不足。目前，降低DDS輸出雜散的方法主要有以下幾種：

3.1 采用抖動注入技術(shù)

由前面的分析可知,相位截斷誤差給輸出信號引入了周期性的雜散,因此設(shè)法破壞雜散的周期性及其與信號的相關(guān)性,可以有效地抑制相位截斷帶來的誤差。抖動注入技術(shù)是基于打破相位截斷誤差周期性的原理工作的，采用抖動注入后的雜散抑制可達到與增加2bit相位尋址相同的效果。抖動注入采用加入滿足一定統(tǒng)計特性的擾動信號來打破誤差信號序列周期性，將具有較大幅度的單根雜散信號譜線的功率在較寬的頻率范圍內(nèi)進行平均來改善總的信號頻譜質(zhì)量。根據(jù)抖動注入的位置不同，可有頻率控制字加擾、R0M尋址加擾、幅度加擾，根據(jù)抖動注入的誤差對象不同，由相位截斷誤差加擾和幅度量化誤差加擾。C．E．Wheatly提出了一種針對相位截斷誤差的抖動注入方法，在每次累加器溢出時，產(chǎn)生一個隨機整數(shù)加到累加器上，使相位累加器的溢出隨機性的提前，從而打破周期性，抑制了雜散，但增加了背景噪聲。

3.2 ROM幅度表壓縮

DDS是通過查表將相位轉(zhuǎn)換為幅度值，如果能夠?qū)⒎缺磉M行壓縮就相當(dāng)于增加了R0M數(shù)據(jù)尋址位數(shù)，DDS輸出頻譜將進一步得到改善。各國學(xué)者對此進行了研究并提出了各種壓縮算法，利用三角函數(shù)的恒等變換，將一個大的R0M分成幾個小R0M，通過邏輯控制電路實現(xiàn)對sin 的近似。還可以利用弦信號的波形具有四分之一對稱性，R0M表中只需存儲[0，丌／2]的波形，在電路中利用相位的最高位控制輸出波形的符號，次高位控制 R0M表的尋址，對相位和幅度進行適當(dāng)?shù)姆D(zhuǎn)便可得到整周期波形，R0M表壓縮比4：1。在成功壓縮了R0M表的同時也帶來了一些缺點，如邏輯控制電路復(fù)雜、實時性下降等。

3.3 PLL+DDS法

如前所述，DDS技術(shù)具有頻率分辨率高，頻率捷變速度快，變頻相位連續(xù)等優(yōu)點，但帶寬和雜波抑制較差，而PLL頻率合成技術(shù)具有寬帶、高頻率、頻譜質(zhì)量好，對雜散抑制較強等優(yōu)點，但其頻率捷變速度較慢。所以，在一些信號捷變速度、帶寬，頻譜質(zhì)量要求相對折中的電路中，結(jié)合PLL頻率合成技術(shù)與DDS 技術(shù)的結(jié)合，將是一種解決DDS雜散的理想解決方案。

3.3.1  PLL+DDS頻率合成原理

   將DDS技術(shù)和PLL頻率合成技術(shù)結(jié)合起來，用一個低頻的DDS源激勵一個PLL系統(tǒng)，用PLL環(huán)路將DDS信號倍頻到高頻信號，用濾波器濾除DDS輸出信號雜波干擾，從而使系統(tǒng)同時具有鎖相環(huán)技術(shù)和DDS技術(shù)的優(yōu)點，使輸出的信號滿足電路的需要。系統(tǒng)組成如圖2所示

圖2

3.3.2  PLL+DDS頻率合成器中的雜散抑制

   當(dāng)DDS源驅(qū)動PLL鎖相環(huán)時，因為PLL鎖相環(huán)相當(dāng)于一個高Q值的跟蹤濾波器，其帶寬一般不大于100KHz，所以DDS中的大部分雜散會被抑制的很好，從而DDS輸出信號中的雜散偏離主譜線距離大于鎖相環(huán)路帶寬的雜散不會惡化。在PLL+DDS系統(tǒng)中，應(yīng)根據(jù)DDS的原理選擇適當(dāng)?shù)臅r鐘頻率和輸出信號頻率，使DDS輸出信號與邊端的雜散處于相對理想狀態(tài)，從而提高了系統(tǒng)的頻譜純度。

3.3.3  PLL+DDS頻率合成器的實現(xiàn)

  PLL+DDS頻率合成器的組成如圖3所示，下面介紹所選用的主要器件：

1. DDS部分

選用AD公司的AD9852高度集成化芯片,它采用了先進的DDS技術(shù),結(jié)合內(nèi)部高速、高性能D/A 轉(zhuǎn)換器和比較器,形成可編程、可靈活使用的頻率合成功能。當(dāng)提供給AD9852精確的頻率時鐘源時,AD9852將產(chǎn)生高穩(wěn)定、可編程頻率相幅的正弦波。 AD9852使用先進的CMOS技術(shù),使得提供給這個高性能芯片的工作電壓僅為3.3V。

2. PLL合成器部分

PLL合成器部分采用AD公司的ADF4106，它主要由低噪聲數(shù)字鑒相器、精確電荷泵、可編程分頻器、可編程A、B計數(shù)器及雙模牽制分頻器等部件組成。數(shù)字鑒相器用來對R計數(shù)器和N計數(shù)器的輸出相違進行比較，然后輸出一個與二者相位誤差成比例的誤差電壓。鑒相器內(nèi)部還有一個可編程的延遲單元，用來控制翻轉(zhuǎn)脈沖寬度，這個脈沖保證鑒相器傳遞函數(shù)沒有死區(qū)，因此降低了相位噪聲和引入的雜散。

圖3

4        結(jié)束語

   直接數(shù)字頻率合成（DDS）是一種新型的頻率合成技術(shù)，它代表了頻率合成技術(shù)數(shù)字化發(fā)展的新方向。但是，DDS所固有的雜散和噪聲，并且在頻率升高時雜散和噪聲也隨之增加，使它的應(yīng)用范圍有一定的限制。所以如何減少DDS輸出中的雜散和噪聲成分是當(dāng)今DDS研究中的核心問題之一。本文所介紹的抖動注入技、平衡DAC結(jié)構(gòu)以及關(guān)于ROM幅度表壓縮的幾種算法，都能有效地減少DDS輸出信號中的雜散。尤其當(dāng)要求得到既有高的頻率分辨率，又有較快的轉(zhuǎn)換速度和較低噪聲的高頻甚至微波信號時，DDS+PLL技術(shù)就顯現(xiàn)出了較強的優(yōu)越性，經(jīng)過實際的工程應(yīng)用，達到了令人滿意的效果。總之，隨著現(xiàn)代科技的不斷發(fā)展 DDS的性能會不斷地完善，DDS應(yīng)用領(lǐng)域也會不斷地拓展。