1 引言

在雷達(dá)雜波對(duì)消器設(shè)計(jì)時(shí)，傳統(tǒng)的方法是采用中頻對(duì)消，即雜波的抑制在中頻上實(shí)現(xiàn)。早期的中頻對(duì)消器常采用ＳＡＷ(聲表面波)和ＣＣＤ(電荷耦合器件)等模擬延時(shí)線。由于數(shù)字信號(hào)處理所具有的突出優(yōu)點(diǎn),尤其是數(shù)字集成電路的發(fā)展以及可編程邏輯器件功能的日益強(qiáng)大,使得數(shù)字式矢量對(duì)消器成為當(dāng)前及今后的主要工作模式 。 而對(duì)雷達(dá)信號(hào)的采集與處理成為最為關(guān)鍵的環(huán)節(jié)，在設(shè)計(jì)中筆者選擇了精度為10位的高速低功耗可重配置TLV1562，在較低成本下實(shí)現(xiàn)了多通道數(shù)據(jù)采集處理 。

2 系統(tǒng)設(shè)計(jì)與實(shí)現(xiàn)

2.1系統(tǒng)總體設(shè)計(jì)

系統(tǒng)設(shè)計(jì)框圖如圖1所示，以TLV1562為核心的前端采集系統(tǒng)是整個(gè)系統(tǒng)的一部分。整個(gè)系統(tǒng)由信號(hào)調(diào)理、信號(hào)采樣、高速信號(hào)處理（數(shù)字對(duì)消）以及波形回放等組成。信號(hào)調(diào)理電路是對(duì)經(jīng)相干檢波送來(lái)的信號(hào)進(jìn)行壓縮調(diào)整以滿足TLV1562的采樣電平；信號(hào)采樣是完成模擬信號(hào)的數(shù)字化（由TLV1562完成）；高速數(shù)字信號(hào)處理是在CPLD內(nèi)完成數(shù)字式對(duì)消算法；由AD7533構(gòu)成的波形回放部分是將對(duì)消處理過(guò)信號(hào)送到顯示屏顯示^[3.4.5]

2.2信號(hào)調(diào)理電路與A/D參考基準(zhǔn)源的設(shè)計(jì)

由于對(duì)于規(guī)定的電源電壓AVDD，TLV1562的模擬輸入信號(hào)的范圍為0.8~（AVDD-1.9伏），所以必須要對(duì)相干檢波出來(lái)的模擬信號(hào)進(jìn)行處理，使其滿足要求。設(shè)計(jì)中，采用了如圖2所示的調(diào)理電路，R4用來(lái)調(diào)整輸入信號(hào)SIG4的幅度范圍，Vr-是由TL431調(diào)整出來(lái)的一個(gè)基準(zhǔn)電壓，用來(lái)控制信號(hào)的直流電壓^[3]。

TLV1562有兩個(gè)基準(zhǔn)輸入引腳--REFP和REFM。這兩個(gè)腳上的電平分別是產(chǎn)生滿度（full-scale）和零度（zero-scale）讀數(shù)的模擬輸入的上下限。根據(jù)要求基準(zhǔn)電壓必須滿足

下列條件：
VREFP<=AVDD-1V ;
AGND+0.9V<VREFM ;
3V>=(VREFP-VREFM)>=0.8V 。

所以設(shè)計(jì)中采用圖3所示的基準(zhǔn)設(shè)計(jì)。通過(guò)調(diào)整R31和R32，使VREFP與VREFM滿足上訴要求。

2.3 采集系統(tǒng)的設(shè)計(jì)

2.3.1 接口時(shí)序圖

CPLD與TLV1562的接口時(shí)序圖見(jiàn)圖3。DISTANCE_PULSE是距離門(mén)脈沖,周期為512μs（80Km）或1024μs（160Km）,SAMPLE_PULSE是采樣開(kāi)始脈沖，一旦監(jiān)測(cè)到其上升沿采集系統(tǒng)就開(kāi)始啟動(dòng)，START被置為高電平，TLV1562的CS置為低。WR、RD、INT的時(shí)序圖是TLV1562的內(nèi)部轉(zhuǎn)換模式時(shí)序圖。當(dāng)WR出現(xiàn)兩次低電平后，便完成了對(duì)寄存器CR0和CR1的配置，即實(shí)現(xiàn)了A/D轉(zhuǎn)換的初始化。A/D轉(zhuǎn)換結(jié)束，輸出低電平信號(hào)INT有效，信號(hào)RD讀取A/D轉(zhuǎn)換結(jié)果并復(fù)位INT信號(hào)，完成一個(gè)轉(zhuǎn)換周期，并開(kāi)始準(zhǔn)備下一次轉(zhuǎn)換。

2.3.2 CPLD對(duì)TLV1562接口的實(shí)現(xiàn)

由于TLV1562芯片是可配置A/D轉(zhuǎn)換器，其配置轉(zhuǎn)換時(shí)序圖見(jiàn)圖。所以如何利用CPLD實(shí)現(xiàn)對(duì)TLV1562的配置與讀寫(xiě)是關(guān)鍵技術(shù)之一。對(duì)于TLV1562的讀寫(xiě)控制易于實(shí)現(xiàn)，而對(duì)于其配置，由于是對(duì)四通道循環(huán)采集，較為復(fù)雜。在TLV1562中有兩個(gè)寄存器需要配置，也就是要有兩次寫(xiě)，而每次配置的數(shù)據(jù)還不一樣（見(jiàn)表一），所以應(yīng)該在每次寫(xiě)的時(shí)候都應(yīng)相應(yīng)的提供數(shù)據(jù)。整個(gè)配置過(guò)程用VHDL語(yǔ)言采用有限狀態(tài)機(jī)的方式來(lái)實(shí)現(xiàn)。定義5個(gè)狀態(tài)，分別為st0,st1,st2,st3，ST4，st0是空閑態(tài)，st1,st2,st3，ST4是對(duì)應(yīng)相應(yīng)采集通道的狀態(tài)，INDEXREG[1..0]是用來(lái)監(jiān)測(cè)寫(xiě)信號(hào)的第幾次寫(xiě)的標(biāo)識(shí)碼。 程序如下：

type states is (st0,st1,st2,st3，ST4);
signal current_state,next_state :states :=st0;
signal indexreg:STD_LOGIC_vector(1 downto 0);
signal chanel_data: STD_LOGIC_vector(9 downto 0);
begin
indexreg<=index_reg; cs<=not start;
process(current_state,indexreg,ad_ale)
begin
    if ad_ale='0' then
    chanel_data<="ZZZZZZZZZZ";
  &else
    if indexreg="10" then
    chanel_data<="0100000100";
   else
  case current_state is
    when st0=>ad_end<='0'; chanel<="00";
       next_state<=st1;
       chanel_data<="0011000000";
     when st1=> ad_end<='0';chanel<="01";
       next_state<=st2;
       chanel_data<="0011000001";
    when st2=> ad_end<='0';chanel<="10";
        next_state<=st3;
       chanel_data<="0011000010";
    when st3=> ad_end<='1';chanel<="11";
       next_state<=st0;
chanel_data<="0011000011";
when st4=> next_state<=st0;
       chanel_data<="0011000000";
    when others=> ad_end<='1'； next_state<=st0;
       chanel_data<="0011000000";
  end case;
   end if;
 end if;
end process;

3 結(jié)束語(yǔ)

文中詳述了基于TLV1562和EP1K100的多通道高速采集系統(tǒng)的設(shè)計(jì)及實(shí)現(xiàn)方法，將該采集系統(tǒng)應(yīng)用到雷達(dá)數(shù)字式對(duì)消器中，結(jié)果證明精度和速度都能滿足要求。實(shí)現(xiàn)了在較低的成本下實(shí)施多通道數(shù)據(jù)采集處理。