MPEG-l／2 Audio Layer 3(簡稱MP3)，是專門針對音樂和語音數(shù)據(jù)進行設計的有損壓縮算法。在市場需求的推動下，會有越來越多的嵌入式系統(tǒng)支持MP3應用。因此，如何在嵌入式系統(tǒng)中利用有限的計算能力實現(xiàn)MP3的實時解碼，成為值得關注的問題。MP3解碼算法流程主要包括：幀同步和邊帶信息解碼、Huffman解壓縮、反量化、立體聲解碼、反鋸齒、IMDCT和子帶合成運算等。解碼軟件效率評估得到的數(shù)據(jù)表明，IMDCT過程的運算量占到了整個解碼運算總量的19％，由此設想在系統(tǒng)級芯片內部添加一小塊專用電路，專門負責處理MP3解碼過程中IMDCT部分的運算。我們把這一小塊專用電路稱為“IMDCT硬件加速器”。將這部分代碼通過硬件實現(xiàn)，并以硬件速度執(zhí)行這些運算，可以有效地提高系統(tǒng)的解碼性能。
    本文采用軟硬件協(xié)同設計的方法，提出了一種針對IMDCT運算的硬件加速器方案，目的在于使MP3解碼過程中的速度和成本這兩大要素得到優(yōu)化。

1 IMDCT運算
    MP3解碼算法中使用反向修正離散余弦變換IMDCT(Inverse Modified Discrete Cosine Transform)將輸入數(shù)據(jù)從頻域變換到余弦域，對子帶濾波進行補償運算，如下式：

   
    式中：在長窗類型幀中n取36；在短窗類型幀中n取12。
    完成IMDCT變換后，結果xi必須再與視窗函數(shù)Wi作乘積運算。視窗函數(shù)是由邊帶信息中bllk_type位的值來確定的。長窗類型叉可以根據(jù)幀首部定義進一步劃分為aormal、start、stop三種子類型，IMDCT變換得到36個結果數(shù)據(jù)；而在短窗類型下，MP3解碼器將執(zhí)行3次IM-DCT變換產(chǎn)生12個輸出結果，然后互相疊加補零后也得到36個數(shù)據(jù)，類似于長窗類型的輸出結果。將這36個數(shù)據(jù)與上一次的結果進行疊加，得到IMDCT變換的18個最終輸出結果。音頻數(shù)據(jù)分單聲道和雙聲道，包含若干顆粒；每個顆粒有576個數(shù)據(jù)項，共包括32個數(shù)據(jù)塊，需要分別進行IMDCT變換。一個顆粒變換完成后，經(jīng)過較為簡單的頻率反轉后得到的18個子帶(每個子帶包含32個數(shù)據(jù))即可作為子帶合成的輸入信息。我們把從18項輸入數(shù)據(jù)到18項輸出數(shù)據(jù)的整個過程(包括IMDCT變換、數(shù)據(jù)加窗運算、疊加)稱為“IMDCT運算”，如圖1所示。本文所討論的IMDCT硬件加速器，即實現(xiàn)這部分功能的專用電路。

2 IMDCT變換算法的選擇
    ISO標準解碼代碼里，IMDCT變換的算法沒有進行優(yōu)化。當式(1)中n=12時，做一次IMDCT需要72次乘法和66次加法；n=36時，做一次IMDCT需要648次乘法和630次加法?？梢?，IMDCT變換占用了大量的CPU時間，成為MP3解碼過程中主要的性能瓶頸之一。將IMDCT做成硬件加速模塊，也需要使用更快速的IMDCT算法，以進一步提高速度。這里引入一種新型的IMDCT算法。運用這種算法，當式(1)中n=12時，做一次IMDCT只需13次乘法和39次加法；n=36時，做一次IMDCT需要47次乘法和165次加法(詳見參考文獻)。同時，采用余弦查找表來代替實際的cos()函數(shù)運算，以加快長窗下的cos 36和短窗下的cos 12的變換速度。IMDCT算法改進后，運算過程得到簡化，乘法數(shù)量大大減少，從而提高了系統(tǒng)性能。

3 疊加運算的優(yōu)化
    速度和成本是設計的兩大要素?？紤]到硬件成本，IMDCT硬件單元的面積應受到嚴格控制。這里提出一種疊加運算的優(yōu)化算法，利用該算法，可以節(jié)省2×31×18個字的存儲電路單元。下面對此優(yōu)化算法進行詳細介紹。
    IMDCT運算的主要數(shù)據(jù)結構如下：

   
    可以看到，對于雙聲道立體聲數(shù)據(jù)(stereo=2)，常見的算法是對前一區(qū)塊2個顆粒(共2×32×18個數(shù)據(jù)項)進行IMDCT運算，保存2×32×18個字的高18項數(shù)據(jù)，再對下一區(qū)塊的2×32×18個數(shù)據(jù)項進行IMDCT運算，將得到的2×32×18個字的低18項數(shù)據(jù)與之前保存的上一區(qū)塊的高18項數(shù)據(jù)相疊加，得到輸出結果。將IMDCT運算的數(shù)據(jù)疊加部分用硬件實現(xiàn)時，需要一塊大小為2×32×18個字的存儲電路(prevbuf[2][32][18])來存儲高18項數(shù)據(jù)，用于下一步的疊加運算。對嵌入式SoC來說，降低存儲電路的需求意味著減小芯片面積。于是采用軟硬件協(xié)同設計的方式對算法進行改進，通過改變IMDCT運算所需數(shù)據(jù)的輸入次序，相對減少IMDCT變換輸出數(shù)據(jù)的量。如此一來，有效地減少了硬件加速器的存儲單元，減小了電路面積。
    首先，在解碼軟件里，完成2個區(qū)塊4個顆粒數(shù)據(jù)的反鋸齒運算，并將結果存儲到一片連續(xù)的內存區(qū)域內。具體做法如下：

    然后，采用交錯讀取數(shù)據(jù)的方法，先將處在區(qū)塊相同位置、需要進行疊加的子帶進行IMDCT運算。這樣，可以將存儲中間結果的prevbuf縮小到2×18個字，大大降低了對存儲單元的需求，減小了電路面積。具體實現(xiàn)如下：

4 硬件實現(xiàn)
    由圖l可知，IMDCT運算主要包含3部分：IMCCT變換、數(shù)據(jù)加窗運算以及疊加運算。IMDCT變換部分主要是把由反鋸齒運算得到的數(shù)據(jù)IN與cos系數(shù)相乘和累加，并把最后的結果放入寄存器SUM中；加窗運算是把計算好的SUM與加窗系數(shù)Wi相乘；疊加部分則是將加窗運算后的數(shù)據(jù)進行疊加?？傮w結構圖如圖2所示。

    由圖2可知，通過合理的流程設計和利用多路選擇器(MUX)，整個硬件加速器只需要1個乘法器和1個加法器，大大降低了通過硬件實現(xiàn)IMDCT運算的成本。

結 語
    本文通過引進新的IMDCT變換算法，優(yōu)化IMDCT運算過程中的疊加運算，加快了整體的運算速度，降低了對存儲單元的需求，為高速度、低成本地實現(xiàn)IMDCT硬件加速器提供了一種方案。