隨著信息技術的發(fā)展，多媒體、虛擬現(xiàn)實以及網絡技術對數字視頻信號的帶寬要求越來越大，數據傳輸的需求急劇增加。包含豐富信息量的視頻圖像傳輸技術倍受關注。傳統(tǒng)的視頻傳輸方法在速度、噪聲、EMI／EMC、功耗、成本等方面存在很大的局限性。因此，采用新的I／O接口技術來解決視頻圖像傳輸問題顯得日益突出。低電壓差分信號傳輸技術簡稱LVDS(Low Voltage Differential Signal)技術具有高速、低成本的特性為解決視頻傳輸這一瓶頸問題提供了可能。
    LVDS技術核心是采用極低的電壓擺幅高速差動傳輸數據，可以實現(xiàn)點對點或一點對多點的連接，遠距離信號傳輸。具有低功耗、低誤碼率、低串擾和低輻射等特點。其傳輸介質可以是銅質的PCB連線，也可以是平衡電纜。LVDS技術是種低擺幅的通用I／0標準，其低擺幅和低電流驅動輸出實現(xiàn)低噪聲和低功耗，解決物理層點對點傳輸的瓶頸問題，滿足數據高速傳輸的要求。
    將LVDS技術應用到數字視頻傳輸系統(tǒng)中，通過合理的方案設計使系統(tǒng)能滿足圖像數據實時、穩(wěn)定、高速傳輸的要求。

1 數字視頻傳輸系統(tǒng)硬件設計
    數字視頻傳輸系統(tǒng)由發(fā)送單元和接收單元組成，其功能組成框圖見圖1。發(fā)送單元主要由FPGA、A／D轉換器、串行器和信號預加重緩沖器組成，主要完成模擬視頻信號數字化和數字圖像信息串行經驅動后發(fā)送給接收單元。接收單元主要由LVDS均衡器、解串器和D／A組成，主要完成串行差分信號的解串，恢復成并行的數字信號信息，并將解串后的信號經D／A轉換為模擬視頻信號。

1．1 FPCA(現(xiàn)場可編程門陣列)
    方案采用Actel公司推出的第二代基于Flash(閃存)的可編程器件ProASIC Plus系列中的APAl50。該系列器件具ASIC(專用集成電路)的性能和FPGA的靈活性于一身，具有150 000個系統(tǒng)門．邏輯單元為6 144個，內嵌36 Kb的雙端口SRAM和2個鎖相環(huán)(PLL)內核，支持3．3 V、32 bit、50 MHz的PCI總線，系統(tǒng)外部性能達150 MHz，具有高密度、低功耗、非易失及可重復編程等特點。因為ProASIC Plus系列FPGA基于Fla-sh技術，利用Flash開關保存內部邏輯，因此不需要另外的器件。由于不需要上電配置過程，因此具備上電就立即工作的特點。另外高度保密，使用者可編程設置多位密鑰以阻止外界自行讀取或更改器件的配置。方案中利用APAl50主要實現(xiàn)邏輯控制、A／D采樣控制、數字圖像增強等功能。
1．2 LVDS接口電路設計
    LVDS接口電路由串行／解串器、預加重器和均衡器等組成，主要負責LVDS信號的轉換和傳輸，是整個系統(tǒng)設計的關鍵。圖2是系統(tǒng)LVDS接口電路連接圖，其中串行器DS92LV18將FPGA輸出的圖像數據和有關圖像的時鐘和同步信號等并行信號轉換為串行LVDS信號輸出，經DS25BRl20接口器件預加重后，傳輸給接收單元的均衡器器件DS25BRll0，均衡后的LVDS信號再通過解串器DS92LV18恢復成并行信號送D／A轉換器進行數／模轉換。

1．2．1 串行／解串器
    串行器和解串器采用18位高性能串行／解串器DS92LV18，其主要性能特點：時鐘頻率15～66 MHz，可支持0．27～1．188 Gb／s的有效載荷；收發(fā)一體設計，內置發(fā)射／接收數字鎖相環(huán)，提供幀同步、幀檢測、時鐘恢復功能；具有“即插即用”的同步操作能力，帶電插接時無需系統(tǒng)干預。DS92LV18在系統(tǒng)的發(fā)送單元中主要是將數字圖像數據、時鐘和同步等信號由并行轉為串行的LVDS信號，在接收單元中主要將串行的LVDS信號數據解串恢復成并行的圖像數據、時鐘和同步信號。圖3為DS92LVl8的結構簡圖。

    DS92LVl8的引腳配置如下：
    DIN[0：17]：18位并行LVTTL／LVCOMS輸入數據信號；
    TCLK：編碼時鐘，當編碼器工作時，該時鐘信號經編碼鎖相環(huán)20倍頻后將DIN[0：17]和TCLK編碼成20位串行數據信號，以LVDS標準電平信號從D0+和DO-輸出，應用中要求與解碼時鐘REFCLK同頻率，2個時鐘頻率偏差不能超過5％；
    SYNC：編碼器工作控制信號，當編碼器和解碼器工作時，置低電平；
    TPWDN、DEN：編碼器工作控制信號，當編碼器工作時，置高電平；當解碼器工作時，置低電平；
    RPWDN、REN：解碼器工作控制信號，當解碼器工作時，置高電平：當編碼器工作時，置低電平；
    RIN+、RIN-：解碼器輸入串行LVDS信號；
    ROUT[O：17]：解碼器輸出的18位并行LVTTL信號；
    RCLK：解碼器輸出時鐘，當解碼器正常工作時，該時鐘與輸入的解碼時鐘REFCLK同頻率；
    LOCK：解碼器工作狀態(tài)指示信號，當解碼器工作不正常時，該信號為高電平，通過檢測該信號可以測出系統(tǒng)傳輸的誤碼率；
    LINE_LE、LOCAL_LE：回饋信號，可以用于器件工作狀態(tài)檢測，實際應用中置低電平；
    AVDD：模擬供電電源，3．3V供電；AGND：模擬地；
    DVDD：數字供電電源，3．3V供電；DGND：數字地；PVDD：鎖相環(huán)供電電源，3．3V供電；PGND：鎖相環(huán)地。
1．2．2 緩沖器和均衡器
    雖然LVDS串行／解串器可以驅動連接電纜，但電纜的長度受到一定的限制，一般不超過幾米。由于本系統(tǒng)需要長距離傳送數據，因此為了解決長距離傳送的設計問題，考慮在發(fā)送單元和接收單元的高速串行數字信號進行預加重和均衡。預加重功能不但可為高頻電纜的損耗提供補償，而且也可加強電纜及背板的數據傳送能力，使系統(tǒng)可以支持更長距離的傳送。均衡器的功能是對信道損失進行補償并濾除噪聲，使電纜傳來的串行數字信號可以重新恢復其原有強度。

    采用單通道LVDS緩沖器DS25BRl20和DS25BRll0，即使傳輸速度高達3．125Gb／s，仍可確保信號完整無缺。DS25BRl20和DS25BRllO的結構簡圖如圖4和圖5所示，其中DS25BRl20具有四級傳輸預加重功能，可通過設置PE0、PEl選擇不同的預加重等級；DS25BRll0具有四級接收均衡功能，可通過設置EQ0、EQl選擇不同的均衡等級。這兩款器件均內置有100Ω的輸入輸出終端匹配電阻，因此可直接與串行／解串器DS92LVl8輸出和輸入端相連，不必考慮外接匹配電阻的問題，減少了外圍器件的數量，簡化了PCB布線。

2 數字視頻傳輸系統(tǒng)的實現(xiàn)
    在本系統(tǒng)中，傳輸的數字圖像分辨率為512x256x10 bit，編碼時鐘和解碼時鐘均選用40 MHz。在設計過程中，發(fā)送單元和接收單元均為4層板，從頂層到底層分為LVDS信號層、地層、電源層、TTL信號層，采用屏蔽雙絞線電纜相連。LVDS信號不僅是差分信號，也是高速數字信號，因此在進行含有LVDS信號的PCB設計時，如何實現(xiàn)阻抗匹配，以防止信號在傳輸線終端產生反射是非常重要的。否則，由差分阻抗的不匹配產生的反射不僅會減弱信號，還會增加共模噪聲，從而產生電磁輻射。因此布線時應注意：1)LVDS緩沖器DS25BRl20和均衡器DS25BRllO應盡可能地靠近DS92LV18輸出和輸入端；2)差分線對的長度相互匹配，差分線對內兩條線之間的距離應盡可能短且兩條差分線之間的距離應盡可能保持一致，以避免差分阻抗的不連續(xù)性：3)LVDS信號走線應盡量短而直，需拐彎時應走圓弧或45°折線，并盡量減少過孔。4)使用分布式的多個電容來旁路LVDS設備，表貼電容盡可能靠近電源／地層引腳放置。對于DS92LVl8，若PVDD(鎖相環(huán)供電電源)與AVDD、DVDD沒有隔離使用同一個電源時，則應貼近每一個PVDD引腳旁放一π型(CRC或CLC)濾波器進行濾波。
    經過實驗，該數字視頻傳輸系統(tǒng)在數據傳輸時解串出的數據無誤碼，解串出的時鐘和行場等同步信號與原信號相比有極小的相位延遲，恢復的圖像清晰無干擾，實現(xiàn)了視頻圖像的實時傳輸，滿足工程應用要求。如果接收板解串的圖像需要進行后續(xù)的圖像處理，則建議在接收板的解串器后增加一片F(xiàn)PGA，將解串的并行信號接入FPGA在時序上進行處理如進行相位對齊等，則效果會更好。

3 結論
    隨著高分辨率、遠距離數字視頻傳輸的需求急劇增加，LVDS技術以其高速傳輸能力、低噪聲干擾、集成能力強、低成本、低功耗等特點，必將具有廣闊的應用前景。文中設計的基于LVDS技術的視頻傳輸系統(tǒng)，實現(xiàn)了數字視頻的實時遠距離傳輸，方案通用性和可擴展性強，可應用到更高幀頻和分辨率的視頻傳輸系統(tǒng)，也可應用到多路視頻傳輸系統(tǒng)，滿足數字視頻傳輸的工程應用要求。