0 引言

    數(shù)字圖象處理技術(shù)在電子通信與信息處理領(lǐng)域得到了廣泛的應(yīng)用，設(shè)計(jì)一種功能靈活、使用方便、便于嵌入到系統(tǒng)中的視頻信號(hào)采集電路具有重要的實(shí)用意義。

    在研究基于DSP的視頻監(jiān)控系統(tǒng)時(shí)，考慮到高速實(shí)時(shí)處理及實(shí)用化兩方面的具體要求，需要開發(fā)一種具有高速、高集成度等特點(diǎn)的視頻圖象信號(hào)采集系統(tǒng)，為此系統(tǒng)采用專用視頻解碼芯片和復(fù)雜可編程邏輯器件(CPLD)構(gòu)成前端圖象采集部分。設(shè)計(jì)上采用專用視頻解碼芯片，以CPLD器件作為控制單元和外圍接口，以FIFO為緩存結(jié)構(gòu)，能夠有效地實(shí)現(xiàn)視頻信號(hào)的采集與讀取的高速并行，具有整體電路簡(jiǎn)單、可靠性高、集成度高、接口方便等優(yōu)點(diǎn)，無(wú)需更改硬件電路，就可以應(yīng)用于各種視頻信號(hào)處理系統(tǒng)中。使得原來(lái)非常復(fù)雜的電路設(shè)計(jì)得到了極大的簡(jiǎn)化，并且使原來(lái)純硬件的設(shè)計(jì)，變成軟件和硬件的混合設(shè)計(jì)，使整個(gè)系統(tǒng)的設(shè)計(jì)增加柔韌性。

1 系統(tǒng)硬件平臺(tái)結(jié)構(gòu)

    系統(tǒng)平臺(tái)硬件結(jié)構(gòu)如圖1所示。整個(gè)系統(tǒng)分為兩部分，分別是圖象采集系統(tǒng)和基于DSP主系統(tǒng)。前者是一個(gè)基于SAA7110A/SAA7110視頻解碼芯片，由復(fù)雜可編程邏輯芯片CPLD實(shí)現(xiàn)精確采樣的高速視頻采集系統(tǒng)；后者是通用數(shù)字信號(hào)處理系統(tǒng)，它主要包括：64K WORD程序存儲(chǔ)器、64K WORD數(shù)據(jù)存儲(chǔ)器、DSP、時(shí)鐘產(chǎn)生電路、串行接口及相應(yīng)的電平轉(zhuǎn)換電路等。

    系統(tǒng)的工作流程是，首先由圖象采集系統(tǒng)按QCIF格式精確采集指定區(qū)域的視頻圖象數(shù)據(jù)，暫存于幀存儲(chǔ)器FIFO中；由DSP將暫存于FIFO中的數(shù)據(jù)讀入DSP的數(shù)據(jù)存儲(chǔ)器中，與原先的幾幀圖象數(shù)據(jù)一起進(jìn)行基于H.263的視頻數(shù)據(jù)壓縮；然后由DSP將壓縮后的視頻數(shù)據(jù)平滑地從串行接口輸出，由普通MODEM或ADSL MODEM傳送到遠(yuǎn)端的監(jiān)控中心，監(jiān)控中心的PC機(jī)收到數(shù)據(jù)后進(jìn)行相應(yīng)的解碼，并將還原后的視頻圖象進(jìn)行顯示或進(jìn)行基于WEB的廣播。
 

2 視頻信號(hào)采集系統(tǒng)

2.1 視頻信號(hào)采集系統(tǒng)的基本特性

    一般的視頻信號(hào)采集系統(tǒng)一般由視頻信號(hào)經(jīng)箝位放大、同步信號(hào)分離、亮度/色度信號(hào)分離和A/D變換等部分組成，采樣數(shù)據(jù)按照一定的時(shí)序和總線要求，輸出到數(shù)據(jù)總線上，從而完成視頻信號(hào)的解碼，圖中的存儲(chǔ)器作為幀采樣緩沖存儲(chǔ)器，可以適應(yīng)不同總線、輸出格式和時(shí)序要求的總線接口。

    視頻信號(hào)采集系統(tǒng)是高速數(shù)據(jù)采集系統(tǒng)的一個(gè)特例。過(guò)去的視頻信號(hào)采集系統(tǒng)采用小規(guī)模數(shù)字和模擬器件，來(lái)實(shí)現(xiàn)高速運(yùn)算放大、同步信號(hào)分離、亮度/色度信號(hào)分離、高速A/D變換、鎖相環(huán)、時(shí)序邏輯控制等電路的功能。但由于系統(tǒng)的采樣頻率和工作時(shí)鐘高達(dá)數(shù)十兆赫茲，且器件集成度低，布線復(fù)雜，級(jí)間和器件間耦合干擾大，因此開發(fā)和調(diào)試都十分困難；另一方面，為達(dá)到精確采樣的目的，采樣時(shí)鐘需要和輸人的視頻信號(hào)構(gòu)成同步關(guān)系，因而，利用分離出來(lái)的同步信號(hào)和系統(tǒng)采樣時(shí)鐘進(jìn)行鎖相，產(chǎn)生精確同步的采樣時(shí)鐘，成為設(shè)計(jì)和調(diào)試過(guò)程中的另一個(gè)難點(diǎn)。同時(shí)，通過(guò)實(shí)現(xiàn)亮度、色度、對(duì)比度、視頻前級(jí)放大增益的可編程控制，達(dá)到視頻信號(hào)采集的智能化，又是以往系統(tǒng)難以完成的。關(guān)于這一點(diǎn)，在系統(tǒng)初期開發(fā)過(guò)程中已有深切體會(huì)[1]。

    基于以上考慮，本系統(tǒng)采用了SAA7110A作為視頻監(jiān)控系統(tǒng)的輸入前端視頻采樣處理器。

2.2 視頻圖象采集系統(tǒng)設(shè)計(jì)

    SAA7110/SAA7110A是高集成度、功能完善的大規(guī)模視頻解碼集成電路[2]。它采用PLCC68封裝，內(nèi)部集成了視頻信號(hào)采樣所需的2個(gè)8bit模/數(shù)轉(zhuǎn)換器，時(shí)鐘產(chǎn)生電路和亮度、對(duì)比度、飽和度控制等外圍電路，用它來(lái)替代原來(lái)的分立電路，極大地減小系統(tǒng)設(shè)計(jì)的工作量，并通過(guò)內(nèi)置的大量功能電路和控制寄存器來(lái)實(shí)現(xiàn)功能的靈活配置。SAA7110/SAA7110A可應(yīng)用的范圍包括桌面視頻、多媒體、數(shù)字電視機(jī)、圖象處理、可視電話、視頻圖象采集系統(tǒng)等領(lǐng)域。

    SAA7110/SAA7110A的控制總線接口為I2C總線。SAA7110/SAA7110A作為I2C總線的從器件，根據(jù)SA管腳的電平，器件的讀寫地址可以分別設(shè)置為9CH/9DH(W/R，SA=0)或9DH／9FH(W/R，SA=1)。其內(nèi)部共計(jì)47個(gè)寄存器，分別控制解碼器(00H～19H)和視頻接口(20H～34H)。通過(guò)I2C總線讀、寫片內(nèi)的上述寄存器，可以完成輸入通道選擇、電平箝位和增益控制、亮度、色度和飽和度控制等功能。

    但是，有一個(gè)問(wèn)題必須解決，那就是DSP芯片沒(méi)有內(nèi)置I2C總線接口，為此，本系統(tǒng)提出并采用了對(duì)DSP芯片的兩個(gè)可編程I/O引腳進(jìn)行軟件仿真來(lái)實(shí)現(xiàn)I2C總線控制的方法。由于受C2000程序存儲(chǔ)空間最大僅有64KB的限制，為了減小I2C總線控制仿真軟件的規(guī)模，仿真軟件全部用匯編語(yǔ)言完成，因而給本系統(tǒng)的設(shè)計(jì)帶來(lái)了相當(dāng)?shù)碾y度和工作量。

3 系統(tǒng)實(shí)驗(yàn)與仿真

    在實(shí)時(shí)系統(tǒng)的設(shè)計(jì)中，同步與精確采樣是兩個(gè)至關(guān)重要的問(wèn)題，它們直接關(guān)系到系統(tǒng)設(shè)計(jì)的成敗。

由于SAA7110A輸出的兩個(gè)時(shí)鐘信號(hào)LCC和LCC2與采樣時(shí)鐘和數(shù)據(jù)輸出時(shí)鐘同步，因而可以作為采樣數(shù)據(jù)接口控制子系統(tǒng)中數(shù)據(jù)存儲(chǔ)控制的時(shí)鐘和完成各種功能的同步時(shí)鐘，系統(tǒng)不需要再生成或采用另外的時(shí)鐘信號(hào)，從而避免了外部時(shí)鐘、采樣時(shí)鐘和視頻信號(hào)相互間的同步和鎖相問(wèn)題，既保證了整個(gè)系統(tǒng)的同步，又極大地降低了系統(tǒng)設(shè)計(jì)的復(fù)雜度。由SAA7110A輸出的行有效信號(hào)HREF、行同步信號(hào)HS、場(chǎng)同步信號(hào)VS、奇偶場(chǎng)信號(hào)ODD，以及系統(tǒng)采樣時(shí)鐘LCC和二分之一分頻時(shí)鐘LCC2等經(jīng)過(guò)處理，可以獲得當(dāng)前采樣位置信息，并與產(chǎn)生幀存儲(chǔ)器地址、片選和寫控制信號(hào)一起實(shí)現(xiàn)采樣的時(shí)間、空間位置和精度的要求。

    根據(jù)DSP芯片的讀時(shí)序(如圖2所示)、寫時(shí)序、SAA7110A芯片HREF信號(hào)時(shí)序、Vertical信號(hào)時(shí)序(如圖3所示)和Horizontal信號(hào)時(shí)序的要求，按照采集QCIF(176×144)格式圖象的需要，設(shè)計(jì)了CPLD精確采樣的時(shí)序邏輯(如圖4所示)。
 

 

 
(b)
圖4  CPLD時(shí)序仿真圖

    (a) CPLD精確采樣的時(shí)序邏輯；(b) 對(duì)上圖(b)進(jìn)行32倍放大
    從圖4得到的CPLD后時(shí)序仿真結(jié)果來(lái)看，完全達(dá)到了預(yù)定的精確采樣要求。真正地實(shí)現(xiàn)了具有正確比例關(guān)系的精確采樣，效果良好。

4 結(jié)論

    在基于DSP的視頻圖象采集系統(tǒng)設(shè)計(jì)中，采用視頻專用解碼A/D芯片和復(fù)雜可編程邏輯器件CPLD進(jìn)行控制和接口部分設(shè)計(jì)能夠有效地實(shí)現(xiàn)視頻信號(hào)的采集與讀取的高速并行，具有整體電路簡(jiǎn)單、可靠性高、集成度高、接口方便等優(yōu)點(diǎn)，無(wú)需更改硬件電路，就可以應(yīng)用于各種視頻信號(hào)處理系統(tǒng)中。使得原來(lái)非常復(fù)雜的電路設(shè)計(jì)得到了簡(jiǎn)化，使整個(gè)系統(tǒng)的設(shè)計(jì)增加柔韌性。

參考文獻(xiàn)
1 孫繼平，關(guān)永. DSP極低碼率的礦井遠(yuǎn)程視頻監(jiān)控系統(tǒng)[J]. 西安科技學(xué)院學(xué)報(bào)，2003，23(3):283-286
2 Philips Semiconductors. SAA7110/SAA7110A Data Sheet[EB/OL], 2001