1 引言
    隨著通信技術(shù)的迅猛發(fā)展，人們對通信系統(tǒng)中單元電路的研究也越來越多。而分頻器廣泛應用于光纖通信和射頻通信系統(tǒng)中，因此，高速分頻器的研究也日益受到關(guān)注。分頻器按實現(xiàn)方式可分為模擬和數(shù)字兩種。模擬分頻器可由注入鎖定等結(jié)構(gòu)實現(xiàn)，一般具有工作頻率高、功耗低等優(yōu)點，但是分頻范圍較小，芯片面積較大。數(shù)字分頻器基于觸發(fā)器結(jié)構(gòu)，一般分頻范圍較寬，芯片面積較小，但相對于模擬分頻器其工作頻率較低，功耗較大。這里采用UMC 0．13 um的CMOS工藝(其特征頻率fT約100 GHz)，在電源電壓為1．2 V時，實現(xiàn)一個高速、寬分頻范圍的數(shù)字四分頻器。

2 電路設計
    圖1為四分頻器的系統(tǒng)框圖。它由兩個二分頻器級聯(lián)而成。為了實現(xiàn)級間隔離和電平匹配，在兩個二分頻器之間加入級間緩沖電路。為便于區(qū)分這兩個分頻器，將前一個二分頻器稱為高速二分頻器，后一個二分頻器稱為低速二分頻器。因為要測試電路，需考慮輸入和輸出端口的阻抗匹配。為解決這些問題，電路中設計輸人和輸出部分。輸入部分除實現(xiàn)輸入阻抗匹配外，還要提供直流偏置。輸出部分用以保證測試時的阻抗匹配以及得到一定的輸出信號幅度。

2．1 二分頻器
    這里采用的二分頻器為全差分的共柵動態(tài)負載結(jié)構(gòu)，其框圖和電路圖如圖2a和圖2b所示。

    該二分頻器由兩個相同的相互交叉耦合的D觸發(fā)器構(gòu)成，其中CLK和CLKn為一對差分輸入信號。由于兩個觸發(fā)器完全相同，下面僅以圖2b中左邊的觸發(fā)器為例進行分析。當CLK為低電平時，電路工作在采樣模式，開關(guān)管VMa5導通，輸入對管VMn3、VMn4用于采樣輸入信號，PMOS負載管VMp1、VMp2工作在線性區(qū)，其導通電阻很小，相應的時間常數(shù)RC就較小，從而使得輸出結(jié)點Q，Qn的狀態(tài)轉(zhuǎn)換時間較短； 當CLK為高電平時，電路工作在保持模式，開關(guān)管VMn5截止，PMOS負載管VMp1、VMp2工作在截止區(qū)，相應的時間常數(shù)很大，而NMOS的交叉耦合對管VMn1、VMn2形成正反饋，在保持模式下用于維持觸發(fā)器的輸出狀態(tài)，在采樣模式下加快輸出節(jié)點的狀態(tài)轉(zhuǎn)換速度。因此該主從結(jié)構(gòu)的觸發(fā)器形成一個二分頻器。動態(tài)負載技術(shù)極大地提高了分頻器的工作速度。
    本文目的是設計高速分頻器，因此其工作速度是考慮的首要問題。觸發(fā)器中決定工作速度的主要因素是輸出節(jié)點的總電容。同樣以圖2b中左邊的觸發(fā)器為例說明，考慮其中一個輸出節(jié)點Qn相應的總電容，包括與該輸出節(jié)點相連的所有器件的電容以及它們兩者之間連線上的寄生電容。因此在進行電路參數(shù)設計和版圖設計時，應減少這些電容。在設計兩個二分頻器電路參數(shù)時，雖然兩者拓撲結(jié)構(gòu)一樣，但由于側(cè)重點不同，所以參數(shù)設計并不相同。高速二分頻器著重提高其工作速度，因此應盡可能地減少輸出節(jié)點的電容。而低速二分頻器的工作速度為高速二分頻器的一半，故速度不是考慮的主要問題。因此在對低速二分頻器電路參數(shù)設計時，在滿足二分頻的條件下應著重降低其功耗。另外分頻器的輸出電壓擺幅應從兩方面考慮：首先輸出電壓擺幅過大，則充、放電過程持續(xù)時間會增加，輸出電壓擺幅過小，則無法驅(qū)動后續(xù)電路。而決定輸出電壓幅度的主要因素為在保持模式下動態(tài)負載管的電阻，因此在設計電路時應進行折衷考慮，仔細調(diào)整各管子的參數(shù)。在版圖設計時，對于管子寬度比較大的應盡量使用叉指結(jié)構(gòu)，同時應特別注意圖2中的4條交叉耦合線應盡可能短，尤其是高速二分頻器中的4條交叉耦合線對分頻器的工作速度有很大的影響。

2．2 級間緩沖電路
    級間連接要解決的主要問題是相鄰兩級之間的電平匹配和隔離。因為高速二分頻器的輸出直流電平約為800 mV，而低速二分頻器的輸入直流電平為300 mV，因此需要在兩級之間加入緩沖器進行電平匹配。同時由于低速二分頻器為共柵級輸入，其輸入阻抗很小，直接接在高速二分頻器后會對其產(chǎn)生過重的負載，所以需要在兩級之間加入緩沖器進行隔離。在設計過程中，為能使低速二分頻器正常工作，級間緩沖輸出后的信號幅度要大。
    這里級間緩沖電路采用一個差分放大器級聯(lián)一個源級跟隨器。傳統(tǒng)的緩沖電路只采用源級跟隨器解決前后級的電平匹配和阻抗匹配等問題。而該設計中，緩沖電路輸入端信號的工作速度很高，必須達到足夠的擺率才能使電路正常工作，因此源級跟隨器的尾電流源和輸入管的柵寬設計的較大。如果直接接在高速二分頻器后面會對其速度影響很大，所以在源級跟隨器前加一級差分放大器，并將其輸入管的柵寬設計的較小。差分放大器可以減小緩沖器對高速二分頻器的影響，另外也可以提高高速二分頻器的輸出信號的幅度。

3 后仿真結(jié)果
    該四分頻器采用UMC 0．13μm 1層多晶硅和8層金屬的CMOS混合信號工藝技術(shù)。首先利用UMC公司提供的庫文件在HSPICE軟件下對電路進行前仿真，然后在Cadence環(huán)境下進行版圖設計并提取寄生參數(shù)后，對電路后仿真。圖3為四分頻器的版圖。其芯片面積為(0．33x0．28)mm2。
    分頻器在最高工作頻率37 GHz下的差分雙端輸入和輸出的后仿真波形如圖4所示。圖5為該分頻器的分頻靈敏度曲線。從圖5可看出，該分頻器工作在32 GHz附近時，所需單端輸入信號幅度為180 mV。分頻器在10~37 GHz的頻率范圍內(nèi)都可以正常工作。

4 結(jié)論
    介紹一種超高速，寬分頻范圍的四分頻器的設計。后仿真結(jié)果表明該四分頻器的最高工作頻率為37 GHz，當輸入信號的幅度為300 mV時，分頻范圍為27 GHz。在電源電壓為1．2 V，工作在37 GHz時，該電路的功耗小于30 mW。該四分頻器可應用于光纖通信和其他超高速電路。