十年前的?ASIC/SoC?設計跟現(xiàn)在相比，發(fā)生了哪些變化？

時間：2021-10-12 23:27:21

關(guān)鍵字： ASIC SoC

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[導讀]過去十年，我國的集成電路產(chǎn)業(yè)發(fā)展是比較快速的，技術(shù)日新月異，數(shù)字IC從ASIC到SoC的發(fā)展，無論是ASIC或者是帶“核”的SoC，相信它們的設計技術(shù)跟流程在這十年里應該有所變化。另一方面，經(jīng)過十年的發(fā)展，數(shù)字IC設計流程里面的流程大體相似，但是卻又有點區(qū)別，比如綜合策略，之前有自頂向下，自底向上，然后發(fā)展到ACS（自動芯片綜合）技術(shù)。對于這十年來的變化發(fā)展，行業(yè)人士們有什么用的看法呢？本文整理匯總了多位知乎網(wǎng)友的觀點，一起來聽下他們的解讀。

過去十年，我國的集成電路產(chǎn)業(yè)發(fā)展是比較快速的，技術(shù)日新月異，數(shù)字IC從ASIC到SoC的發(fā)展，無論是ASIC或者是帶“核”的SoC，相信它們的設計技術(shù)跟流程在這十年里應該有所變化。另一方面，經(jīng)過十年的發(fā)展，數(shù)字IC設計流程里面的流程大體相似，但是卻又有點區(qū)別，比如綜合策略，之前有自頂向下，自底向上，然后發(fā)展到ACS（自動芯片綜合）技術(shù)。對于這十年來的變化發(fā)展，行業(yè)人士們有什么用的看法呢？本文整理匯總了多位知乎網(wǎng)友的觀點，一起來聽下他們的解讀。

@馬克：

近十年最大的變化是low power design。十年前，做low power主要是省動態(tài)功耗，各種clock gating，不用的模塊不讓它翻轉(zhuǎn)。

而近十年靜態(tài)功耗leakage成了耗電大戶，因此除了之前的各種省動態(tài)功耗的方法外，power gating越來越成為主流的lower power處理方法。

早期的power gating多用手工的方法，用腳本往網(wǎng)表里插clamping和level shifter。

而近5，6年 cpf/upf的flow越來越成熟這些手工的工作大部分已經(jīng)由eda tool實現(xiàn)了。并且upf已經(jīng)能夠直接反標到rtl上進行前端的仿真，大幅減少了lower power設計的工作量。

@Wang Kellen：

我維護過1997年的ASIC代碼，我來說說幾點比較受沖擊的感受吧。

早期的時候電路設計上是非常走極端的，到處呈現(xiàn)出極簡主義的特點。例如：

1、在芯片里大規(guī)模使用latch而不是寄存器以節(jié)省面積。

2、在非運算功能的組合電路中大量使用偽隨機數(shù)生成器取代加法器或者減法器，比如典型的counter電路，由于本質(zhì)上我們只關(guān)心counter的計算周期以及下溢出判斷，而counter是不是從1數(shù)到16其實無所謂，于是就有了用偽隨機數(shù)生成器代替counter來計數(shù)的辦法，只要保證數(shù)字不重復地數(shù)一圈，數(shù)到0就下溢出即可，電路上只需要N個寄存器加一個同或門就夠了，比加法器確實簡單很多，只是用起來很折騰，配置初值要查表，比如你希望counter數(shù)個5，正常counter寫個4的初值進去每時鐘減1就可以了，而這種偽隨機數(shù)生成電路你要先查表，看一下數(shù)5次以后變成0的那個初值應該是多少。

3、最不能忍的就是早期電路規(guī)模很小，所以對于地址空間的壓縮簡直令人發(fā)指。那時候系統(tǒng)的地址文檔是讀寫功能分開的，大部分地址的讀含義和寫含義是完全不同的，也就是說地址利用率幾乎是達到了極致，每個地址都被用上了，只讀寄存器所在的地址一定也可以寫，只是寫功能分配給了另外一個只寫寄存器。一般來說，那時候每個功能的讀寫特性也是高度壓縮的，如果一個功能只需要能寫入就可以生效，那么它就一定是不可讀的，幾乎很少有同時可寫又可讀的功能，當時的軟件是沒辦法把一個值寫入一個寄存器地址后又讀出來確認是否正確的，因為如果每個寄存器都可以讀寫的話地址就不夠用啦！地址段的劃分也是粒度特別的小，分給某個模塊的地址空間基本都是能用完的。

4、在硬件描述語言出現(xiàn)之前，電路是用門搭的，所以很多歷史悠久的產(chǎn)品都曾經(jīng)經(jīng)歷過把電路翻譯成硬件描述語言的過程（甚至有的一開始入錯VHDL的坑，等到Verilog出現(xiàn)后又重新翻譯一次），當時的自動綜合工具還是新鮮事物，功能也比較弱，主要還是靠工程師對電路和時序的準確把握來確保代碼和綜合結(jié)果的一致性。但是因為這個時期的工程師對電路的理解還是更加透徹的，所以經(jīng)常可以見到一些非常規(guī)的電路被使用奇怪的表達方式設計出來。

@聰大大plus：

我一直在思考。3nm后，制程工藝的方向是什么？是換基質(zhì)嗎？還是繼續(xù)推進？

我是比較傾向于硅基止步2nm。甚至2nm還是拖了很久（即3nm停留相當長時間）

那么對現(xiàn)在SOC的影響是什么？

制程工藝放緩，那只能在設計上下功夫。無論是引入npu，還是早期的ISP。其實SOC都在增加ASIC。即使是CPU，GPU都可以理解為ASIC。

未來SOC將引入更多的ASIC。

當然十年前的ASIC跟現(xiàn)在的有些不同了?，F(xiàn)在的ASIC不單單追求定制，半定制。而是要變成可變定制。即FPGA，是英特爾發(fā)力方向。有大佬在b站科普，可以去看。

其實就是將ASIC的高效，與通用處理器的全能的結(jié)合。

當然，F(xiàn)PGA，難做，甚至本身就是方向錯誤（有致命缺陷）。

但SOC中，ASIC的集合會更多，這個方向不單單是可以肯定，更會是在做，特別是制程工藝推進放緩下。npu就不說了，非常明顯的ASIC特征。后面還會切割那些功能來做ASIC，我們拭目以待。畢竟CPU，gpu其通行計算已經(jīng)越來越不劃算了。

這就是十年前后的差異。

@頑猴溜溜：

1，20年前的原始設計，往往直接就是網(wǎng)表，壓根就沒有RTL。在工藝遷移時，直接就是門級轉(zhuǎn)換。然后跑仿真確定時序，同時做ECO修正。

2，因為原始設計就是網(wǎng)表，所以會有很多讓人腦洞大開的底層實現(xiàn)。比如latch搭建控制寄存器，狀態(tài)機使用RS觸發(fā)器，關(guān)鍵電路雙沿工作，格雷碼計數(shù)器，手寫的clock gate，以及大量的行波時鐘。

3，20年的測試向量，是根據(jù)電路功能設計的，然后截取仿真波形制作pattern。那時的fault coverage可能70%就很不錯了。由于電路規(guī)模很小，實際的產(chǎn)品合格率還是相當高的。有些極端的臺灣公司，甚至不作測試，直接按照110%的量出貨。

數(shù)字邏輯設計和20年前相比，最大最根本的變化，在于高級EDA工具的普遍運用，其中最最重要的是Scan。

為什么這幾條后來運作不下去了呢？

1A，線延時所占的比重越來越大，門翻譯在時序修正上浪費大量的時間。STA可以提高效率。

1B，由于流水線之間的不平衡，門翻譯造成大量的性能損失。RTL Synthesis可以改善。

1C，網(wǎng)表上添加功能很難。RTL可以改善。

2A，Scan技術(shù)的采用，使得latch、RS-FF、雙沿時鐘被限制使用。

2B，F(xiàn)PGA驗證的需求，使得手寫的clock gate、行波時鐘被限制使用。

2C，芯片越來越便宜，省面積的奇技淫巧被徹底放棄。

3A，設計測試向量，需要大量的仿真時間；而且pattern的質(zhì)量較差，還浪費測試機臺的時間。Scan可以解決。

3B，芯片越來越大，人工pattern的coverage遠遠不夠。Scan可以解決。

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