大家寫(xiě)verilog的時(shí)候會(huì)把電路圖先畫(huà)出來(lái)嗎？
[導(dǎo)讀]設(shè)計(jì)分2種，一種叫前向設(shè)計(jì)，另一種叫后向設(shè)計(jì)。?后向設(shè)計(jì)就是我們只知道需求，知道要實(shí)現(xiàn)什么功能，但是暫時(shí)腦子里還沒(méi)有具體的結(jié)構(gòu)。多數(shù)時(shí)候都是后向設(shè)計(jì)。此時(shí)，先開(kāi)始把module的input和output寫(xiě)好。然后從output的信號(hào)出發(fā)，反推它與inputs的關(guān)系，這個(gè)過(guò)程中也可...
設(shè)計(jì)分2種，一種叫前向設(shè)計(jì)，另一種叫后向設(shè)計(jì)。?
后向設(shè)計(jì)就是我們只知道需求，知道要實(shí)現(xiàn)什么功能，但是暫時(shí)腦子里還沒(méi)有具體的結(jié)構(gòu)。多數(shù)時(shí)候都是后向設(shè)計(jì)。此時(shí)，先開(kāi)始把module的input和output寫(xiě)好。然后從output的信號(hào)出發(fā)，反推它與inputs的關(guān)系，這個(gè)過(guò)程中也可能畫(huà)圖，但畫(huà)的是時(shí)序圖，電路圖基本不畫(huà)。
畫(huà)時(shí)序圖是為了讓自己明確各重要信號(hào)之間的關(guān)系，防止本來(lái)應(yīng)該同時(shí)輸出的信號(hào)錯(cuò)拍，或者本來(lái)應(yīng)該是有驅(qū)動(dòng)關(guān)系的信號(hào)同時(shí)輸出。寫(xiě)代碼就像編樂(lè)譜，也是有節(jié)奏的，時(shí)序圖就是五線(xiàn)譜。因?yàn)槭菑膐utput反推inputs的關(guān)系，所以叫后向。?
前向設(shè)計(jì)就是我們遇到比較困難的小電路，在網(wǎng)上能查到一些成熟的電路設(shè)計(jì)，都是電路圖形式的。此時(shí)，我們只要把這個(gè)電路圖翻譯成verilog即可，從input開(kāi)始，有一個(gè)與門(mén)我就寫(xiě)一個(gè)
后向設(shè)計(jì)就是我們只知道需求，知道要實(shí)現(xiàn)什么功能，但是暫時(shí)腦子里還沒(méi)有具體的結(jié)構(gòu)。多數(shù)時(shí)候都是后向設(shè)計(jì)。此時(shí)，先開(kāi)始把module的input和output寫(xiě)好。然后從output的信號(hào)出發(fā)，反推它與inputs的關(guān)系，這個(gè)過(guò)程中也可能畫(huà)圖，但畫(huà)的是時(shí)序圖，電路圖基本不畫(huà)。
畫(huà)時(shí)序圖是為了讓自己明確各重要信號(hào)之間的關(guān)系，防止本來(lái)應(yīng)該同時(shí)輸出的信號(hào)錯(cuò)拍，或者本來(lái)應(yīng)該是有驅(qū)動(dòng)關(guān)系的信號(hào)同時(shí)輸出。寫(xiě)代碼就像編樂(lè)譜，也是有節(jié)奏的，時(shí)序圖就是五線(xiàn)譜。因?yàn)槭菑膐utput反推inputs的關(guān)系，所以叫后向。?
前向設(shè)計(jì)就是我們遇到比較困難的小電路，在網(wǎng)上能查到一些成熟的電路設(shè)計(jì)，都是電路圖形式的。此時(shí)，我們只要把這個(gè)電路圖翻譯成verilog即可，從input開(kāi)始，有一個(gè)與門(mén)我就寫(xiě)一個(gè)
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