隨著微電子技術和計算機工具軟件的發(fā)展，可編程片上系統(tǒng)SOPC的設計理念和設計方法成為了一種趨勢。為了解決傳統(tǒng)DSP處理器所面臨的速度問題、硬件結構不可重構性問題、開發(fā)升級周期長和不可移植性等問題，我們應用Altera公司推出的Nios II嵌入式軟核處理器，提出了一種具有常規(guī)DSP處理器功能的Nios II系統(tǒng)SOPC解決方案。由于可編輯的Nios II核含有許多可配置的接口模塊核，因此用戶可根據(jù)設計要求，利用Quar-tusII和SOPC Builder對NiosII及其外圍系統(tǒng)進行構建。而且用戶可通過Matlab和DSP Builder，或直接用VHDL等硬件描述語言設計，為Nios II嵌入式處理器設計各類硬件模塊，并以指令的形式加入Nios II的指令系統(tǒng)，從而成為Nios II系統(tǒng)的一個接口設備，與整個片內嵌入式系統(tǒng)融為一體，而不是直接下載到FPGA中生成龐大的硬件系統(tǒng)。正是Nios II所具有的這些重要特點，使得可重構單片DSP處理器功能系統(tǒng)的設計成為可能。

1 系統(tǒng)結構
    本系統(tǒng)為單片DSP可重構系統(tǒng)，能實現(xiàn)數(shù)字信號處理方面各種功能。其中，Nios II軟核處理器的建立，主要起人機交互和控制作用。FPGA的邏輯模塊從Nios II處理器接收控制信號和數(shù)據(jù)后，實現(xiàn)相應的硬件功能。系統(tǒng)結構框圖如圖l所示。除了軟核處理器Nios II外，存儲器和I／O接口以及FIR數(shù)字濾波器、IIR數(shù)字濾波器和DDS等應用模塊均可作為外設嵌入在FPGA中。這樣，整個DSP的數(shù)字信號處理部分全部集成在FPGA器件中，各模塊均受Nios II處理器的控制。Nios II處理器系統(tǒng)中有Avalon總線，它規(guī)定了控制器與從屬模塊間的端口連接以及模塊閫通信的時序。數(shù)字頻率合成器DDS通過Avalon總線與Nios II處理器相連，能很方便地完成控制及數(shù)據(jù)傳送。

    本系統(tǒng)的FPGA采用Cyclone EPICl2，它有12 060個邏輯單元(LE)和2個鎖相環(huán)(PLLs)，提供6個輸出和層次時鐘結構以及復雜設計的時鐘管理電路。選用超高速10位D／A轉換器565l實現(xiàn)D／A轉換功能，轉換速率最高為150 MHz。整個系統(tǒng)在Nios II處理器的控制下，可實現(xiàn)FIR數(shù)字濾波、IIR數(shù)字濾波、快速傅里葉變換(FFT)算法、編／解碼、DDS功能模塊設計，以及由它構成的數(shù)控頻率調制、正交載波調制解調、數(shù)控相位調制等功能的信號發(fā)生器。
    系統(tǒng)中各功能模塊的選擇，以及輸出信號調制方式和頻率的選擇，均可通過外接的按鍵自由選擇。下面構建一個具有常規(guī)DSP處理器功能的Nios II系統(tǒng)。

2 Nios II嵌入式系統(tǒng)設計流程
    NiosII嵌入式處理器是Altera公司推出的一種專門為單芯片可編程系統(tǒng)(SOPC)設計而優(yōu)化的CPU軟核，是一種面向用戶、可以靈活定村的通用RISC(精簡指令集)嵌入式CPU。它采用Avalon總線結構通信接口，帶有增強的內存、調試和軟件功能，可采用匯編或C、C++等語言進行程序優(yōu)化開發(fā)；具有32位指令集、32位數(shù)據(jù)通道和可配置的指令及數(shù)據(jù)緩沖。與普通嵌入式CPU系統(tǒng)的特性不同，其外設可以靈活選擇或增刪，可以自定制用戶邏輯為外設，可以允許用戶定制自己的指令集。由硬件模塊構成的自定制指令可通過硬件算法操作來完成復雜的軟件處理任務，也能訪問存儲器或Nios II系統(tǒng)外的接口邏輯。設計者可以使用Nios II加上外部的Flash、SRAM等，在FPGA上構建一個嵌入式處理器系統(tǒng)。
    完整的基于Nios II的SOPC系統(tǒng)是一個軟硬件復合的系統(tǒng)，因此在設計時可分為硬件和軟件兩部分。Nios II的硬件設計是為了定制合適的CPU和外設，在SOPCBuider和Quartus II中完成。在這里，可以靈活定制NiosII CPU的許多特性甚至指令；可以使用Altera公司提供的大量IP核來加快開發(fā)Ntos II外設的速度，提高外設性能；也可使用第三方的IP核，或VHDL自己來定制外設。完成Nios II的硬件開發(fā)后，SOPC Buider可自動生成與自定義的Nios II CPU和外設系統(tǒng)、存儲器、外設地址映射等相對應的軟件開發(fā)包SDK；在生成的SDK基礎上，進入軟件開發(fā)流程?？墒褂脜R編或C語言，甚至C++語言來進行嵌入式程序設計，使用GNU工具或其他第三方工具進行程序的編譯、鏈接及調試。

3 系統(tǒng)硬件設計
    系統(tǒng)的硬件系統(tǒng)包括3個部分：FPGA部分、存儲器部分和外圍元器件部分。FPGA部分是建立在FPGA內的，在SOPC Buider中需要設計的就是該部分。其中包含1個NiosII CPU核，1個內部時鐘，1個Avalon總線控制器，連接Nios II核的下載和調試程序的JTAG_UART通信模塊，DDS接口模塊及DDS模塊，F(xiàn)IR、IIR數(shù)字濾波器接口模塊及功能模塊，編解碼模塊及接口模塊，以及Flash存儲器模塊等。其設計與一般的嵌入式開發(fā)不同，可在Nios II核外(但還在同一個FPGA芯片內)加入相應的外設模塊核，并通過在片上的Avalon總線與Nios II相連。為使具有DSP處理器功能的Nios II系統(tǒng)正常工作，在FPGA外圍接有一些控制鍵，以調度各模塊的應用。

3．1 建立Nios II嵌入式處理器系統(tǒng)
    首先，利用Quartus II建立項目工程，選用的目標器件為Cyclone EPIC12；再用SOPC Bider創(chuàng)建Nios II組件模型，生成硬件描述文件，鎖定引腳后進行綜合與適配，生成Nios II硬件系統(tǒng)下載文件；然后建立Nios II嵌入式系統(tǒng)，從SOPC Buider組件欄中加入所需的組件(如Nios IICPU核、定時器Timer、JTAG_UART、Avalon三態(tài)總線橋、鍵輸入I／O口和Flash等)。另外，為了實現(xiàn)NiosII處理器對EPCS Flash存儲器的讀寫訪問，還要加入一個EPCS Serial F1ash Controller組件。通過此控制器將用于FPGA配置的SOF文件和CPU運行的軟件一并存于EPCS器件中，以便大大簡化硬件系統(tǒng)組成結構。為了保證所有組件的地址安排是合法的，要對各組件地址實行自動分配；最后進行全程編譯(即分析、綜合、適配和輸出文件裝配)，完成Nios II硬件系統(tǒng)的設計。
    在Nios II硬件系統(tǒng)設計完成后。將配置文件下載到指定的FPGA中。通過SOPC Buider軟件窗口，可進入Nios II IDE軟件開發(fā)環(huán)境進行軟件設計。

3.2 DSP處理器功能系統(tǒng)的建立
    使用DSP Buider在FPGA上進行DSP模塊的設計，可實現(xiàn)高速DSP處理。但是，在實際應用中，除了要求DSP高速外，由于DSP處理的算法往往比較復雜，如果單純使用DSP Bider來實現(xiàn)純硬件的DSP模塊，會耗費過多的硬件資源，因此有時也無法完成許多算法復雜的模型。而Nios II則是一個建立在FPGA上的嵌入式微處理器軟核，它有一個重要的特性是具有自定制指令。在DSP算法中會反復出現(xiàn)一些運算(如復數(shù)乘法器、整數(shù)乘法器、浮點乘法器等)，而在通用的CPU中都沒有專門用于復數(shù)乘法計算和浮點乘法計算的相關指令。在系統(tǒng)設計中，利用MATLAB、DSP Buider或者VHDL設計并生成復數(shù)乘法器、整數(shù)乘法器、浮點乘法器等硬件模塊。在Quartus II環(huán)境中對上述文件做一些修正后，在SOPC Buider窗口中將它們定制為相應的指令，并可設定或修改執(zhí)行該指令的時鐘周期。在進行DSP算法運算時，可通過匯編或C語言，甚至C++語言來運用這些自定義指令進行嵌入式程序設計。
    根據(jù)復數(shù)運算的算法，假設有2個復數(shù)為a+bj和c+dj，則乘法表述為：

   
    圖2是用MATLAB、DSP Buider設計的復數(shù)乘法器模型。它實現(xiàn)了一個16位的復數(shù)乘法，虛部和實部都是16位，可以用一個32位的值表示該復數(shù)。在設計中，NiosII為32位數(shù)據(jù)，正好可以放置2個復數(shù)。

    要將這個復數(shù)乘法器硬件模塊設置成相應的指令，還須進行以下操作：
    ①單擊圖標SignalCompiler對其進行轉換，選擇器件(用Cyclone)和Quartus II綜合器．轉換后使其生成SOPCBuider的PTF文件。
    ②退出MATLAB后，在Quartus II環(huán)境中對轉換后所生成的復數(shù)乘法器的頂層VHDL文件進行修改。在SOPC Buider窗口雙擊CPU項，進入“指令加入”編輯窗，將這個硬件模塊設置成自定義的復數(shù)乘法指令。
    指令生成后，可利用Quartus II編輯C程序進行測試；測試成功后，在DSP算法計算中遇到復數(shù)乘法就可以運用復數(shù)乘法指令。這種方法將常用的硬件模塊生成指令，通過軟硬件并存的設計方法在FPGA中實現(xiàn)較復雜的DSP算法，能夠將軟件的靈活性和硬件的高速性結合起來，較好地解決了現(xiàn)代DSP設計中的諸多問題。但對于DDS模塊，還是以硬件形式固化在FPGA中?？梢愿鶕?jù)需要，利用DDS設計出幅度、相位和頻率調制器。
    另外，Nios II的外設是可任意定制的，Nios II系統(tǒng)的所有外設都是通過Avalon總線與Nios II CPU相接的。Avalon總線是一種協(xié)議較為簡單的片內總線，Nios II通過Avalon總線與外界進行數(shù)據(jù)交換。在本系統(tǒng)中，采用AvalonSlave外設方式加入了自定制AvalorL總線組件A／D轉換接口模塊、D／A接口模塊，用于控制采樣A／D的工作以及高速D／A的波形數(shù)據(jù)輸出；而自定義的Avalon總線組件DDS模塊接口和DSP功能轉換控制接口，則用于Nios II CPU對DDS模塊的控制，以及通過外部鍵盤來控制DSP功能的選擇。

結語
    整個系統(tǒng)除了A／D、D／A轉換器和控制選擇鍵盤外接外，其余都在一片F(xiàn)PGA町編程芯片中。由于有NiosII作CPU，因此既可自定義指令，也可通過Avalon總線自定義各種接口模塊組件，使整個DSP系統(tǒng)的使用靈活多樣，在現(xiàn)代DSP技術中有著越來越多的應用。