2 數字下變頻系統
    數字下變頻器在軟件無線電系統中完成的功能結構如圖1所示，其中包括直接數字頻率合成器DDS(direct digital synthesizer)、數字混頻器、FIR濾波器、抽取等模塊。原始模擬中頻信號經A／D轉換器帶通采樣后得到數字中頻信號，輸入DDC后先與DDS產生的兩路正交本振信號相乘(數字混頻)，將數字中頻搬移到基帶?；祛l后得到的數據率和采樣率一致，后級FIR濾波器要達到該處理速率。硬件實現相當困難，因此首先通過抽取模塊大大降低數據速率，然后使用高階FIR低通濾波器對整個信道整形濾波。濾波輸出的兩路正基帶信號交由下一級DSP器件進行處理。

2．1 混頻器的FPGA實現
    數字混頻器將原始采樣信號與查找表生成的正、余弦波形分別相乘，最終得到兩路互為正交的信號。由于輸入信號的采樣率較高，因此要求混頻器的處理速度大于等于信號采樣率。單通道的數字下變頻系統需要兩個數字混頻器．也就是乘法器。XC2V1000器件內嵌64個18×18位硬件乘法器，其最高工作頻率為500 MHz，因此采用硬件乘法器完全能夠滿足混頻器的設計要求。使用Xilinx公司的Multiplier IP核可以輕松實現硬件乘法器的配置。該設計中采用兩路14位的輸入信號，輸出信號也為14位。圖2為混頻器的結構圖。

2．2 DDS的FPGA實現
    采用ISE中的IPCORE實現DDS，由于原始信號為60±7 MHz帶通信號，經過100 MHz MD轉換器產生一個中頻為40 MHz的信號，將DDS輸出頻率設為40 MHz，產生頻率為40 MHz兩路正交I／Q信號，并與原始信號混頻后產生兩路零中頻正交信號，實現下變頻。其中DDS參數設置動態(tài)范圍 (SFDR)為80 dB；頻率分辨率(Frequency Resolution)為0．4Hz；DDS輸出頻率(Frequency)為40 MHz。DDS的仿真結果如圖3所示。

2．3 抽取模塊的FPGA實現
    經混頻后，到達抽取模塊的是兩路速率為100 MHz，位寬為14位的正交信號，為了更方便處理這兩路正交信號，需降低信號速率。該設計中，按照4：1的比例抽取信號，抽取完成后，變?yōu)樗俾蕿?5 MHz，位寬為14位的信號。
    抽取模塊的實現是在ISE中采用VHDL語言編寫。首先對時鐘4分頻，將系統時鐘100 MHz經分頻變成25 MHz．再利用該25 MHz時鐘控制兩個D觸發(fā)器．將經混頻后速率為100 MHz，位寬為14位的兩路I，Q正交信號分別作為這兩個D觸發(fā)器的輸入信號，即可完成4：l抽取。經抽取模塊后，信號變?yōu)樗俾蕿?5 MHz，位寬為14位的信號。圖4為分頻的仿真波形。

2．4 FIR濾波器的FPGA實現[!--empirenews.page--]
    FIR濾波器也是由ISEIPCORE實現，因為經DDS后的信號是帶寬為14 MHz的零中頻信號，只考慮正頻率范圍，故PFIR的通帶截止頻率為7 MHz，在MATLAB中設計一個通帶截止頻率為7 MHz的FIR，將系數量化為14位二進制數值存入系數文件*．coe，將其導入FIR即可；FIR的階數(系數長度)越高，性能越好，但考慮資源占用情況，FIR的階數不宜過高，該設計采用35階FIR。故FIR參數設置為：結果分辨率(Result Resolution)為16位；濾波器階數(Fiher Length)為35；系數精度(Precision)為14位。圖5為FIR濾波器的結構。

2．5 FPGA器件選型
    設計將對采樣率為100 MHz的高速帶通信號進行數字下變頻處理，對系統的處理速度要求較高。由于Xilinx公司的FPGA處理速度較Ahera公司的更快，并且在系統穩(wěn)定性和可操作性方面均優(yōu)于Altera。考慮到數字下變頻對系統的處理速度、可靠性、穩(wěn)定性均有較高的要求．因此選用Xilinx公司的Virtex一2系列的XC2V1000器件。XCl2V1000器件內部包含1 280個CLB，每個CLB由4個Slice構成，共5 120個Slice，滿足設計需求。

3 系統調試與結果分析
    Xilinx的FPGA的開發(fā)工具為ISE，目前版本已更新到lO．2。ISE是一個集成的開發(fā)環(huán)境，包括HDL編輯器、IP—CORE Cenerator System、約束編輯器、靜態(tài)時序分析工具、功耗分析工具等十多種工具。這些工具可以幫助設計人員提高工作效率。ISE可以方便集成第三方工具，如仿真工具Mod一elsim、綜合工具Synplify。此外Xmnx的工具Clfipseope可以在線觀察FPGA內部信號波形，Plan Ahead工具可以通過簡化綜合與布局布線間的步驟，大大減少設計時間，與ISE結合使用時可以實現30％的性能提升。在ISE環(huán)境下采用VHDL語言實現DDC的各個模塊。經過硬件調試，系統功能正常，將FPGA產生的各部分數據導入MARLAB中，得出的運算結果波形如圖6所示。

    DDC模塊原本不改變輸入信號的位寬，輸入為14位，100 MHz的單路信號，輸出本應為兩路位寬14位，速率100MHz的零中頻正交信號。而實際輸出為兩路位寬30位，速率100 MHz的零中頻正交信號，所以先要截取該兩路30位信號，恢復至14位寬度，然后再抽取。經實驗驗證，在設計中，對兩路(1／Q路)位寬為30位的信號進行13～26位截位，其效果最佳，信號質量性能都能得到保證。 

4 結語
    采用FPGA實現DDC，具有速度快，靈活性強等優(yōu)點。該系統設計采用Xilinx的FPGA平臺，其中有許多免費的IP核可供選用，在實現較好性能的同時，可有效減小開發(fā)的周期和難度，因此，該設計方案具有廣泛的應用潛力。