（1） Nios II嵌入式處理器 

Nios II嵌入式處理器是一款通用的 RISC結構的 CPU，它定位于廣泛的嵌入式應用。在 Nios II IDE集成開發(fā)環(huán)境中，按照操作提示添加、設置相關參數(shù)，在幾分鐘之內(nèi)就能生成一個 Nios II嵌入式處理器。其硬件開發(fā)過程為： 

① 分析系統(tǒng)所要完成的功能、達到的性能 

② 啟動 SOPC Builder，選取具體的 FPGA型號 

③ 定義 CPU，外圍器件，存儲系統(tǒng)等模塊 

④ 為各個模塊分配基地址和中斷請求號（IRQ） 

⑤ 生成 Nios系統(tǒng)模塊，引腳鎖定，編譯軟件開發(fā)過程為： 

① 在 SOPC Builder中啟動 Nios II IDE 

② 創(chuàng)建 C/C++軟件工程，并指定目標硬件 

③ 利用工程模本編寫相應的程序 

④ 編譯后，即可下載到硬件中運行 

    Nios II IDE中可以采用 C/C++或者匯編語言進行程序的編寫，其文件擴展名分別為 .c和.s。一個單獨的 Nios II/f CPU大約需要占用 1800個 LEs，如果再添加一些定時器，外圍器件等，那么占用的邏輯單元會進一步增加。 

    （2）數(shù)字信號處理塊 

    Stratix II系列 FPGA內(nèi)部具有數(shù)字信號處理塊（ DSP Blocks，DSP塊）。數(shù)字信號處理塊可以支持不同數(shù)據(jù)寬度的乘法器（ 9×9、18×18、36×36）和操作模式（乘法運算、復數(shù)乘法運算、乘加運算和乘法累加運算），每個 DSP塊提供了 2.8 GMACS的 DSP數(shù)據(jù)吞吐量。最大 Stratix II器件 EP2S180內(nèi)部含有 96個數(shù)字信號處理塊，能夠提供了 284 GMACS的吞吐量，可以支持 384個 18×18乘法器。此外，數(shù)字信號處理塊增加了新的舍入和飽和支持，便于將 DSP固件代碼導入 FPGA。一些應用如話音處理，由于存放數(shù)據(jù)的存儲緩沖是固定寬度，可以使用舍入和飽和?，F(xiàn)在采用了支持舍入和飽和的數(shù)字信號處理塊，可以很方便地將基于 DSP處理器的設計導入到 FPGA中進行實現(xiàn)。 

     在 Altera的可編程器件上進行 DSP系統(tǒng)設計，需要有同時支持高級的算法和硬件描述語言的開發(fā)工具。MathWorks的 MATLAB和 Simulink系統(tǒng)級的設計工具具備了算法開發(fā)、仿真、驗證能力。Altera的 DSP Builder將這些工具與 Altera的開發(fā)工具組合在一起，提供了一個系統(tǒng)設計、算法設計和硬件設計共享的 DSP開發(fā)平臺。 

   （3）視頻圖像處理
     IP核第三方提供有許多應用于通信、圖像編解碼、視頻處理的可定制 IP核。合理地利用這些 IP核，在保證性能與可靠性的同時，可以大大縮短開發(fā)時間。下面介紹的是色彩空間轉(zhuǎn)換 IP。  [!--empirenews.page--]

    CSC（Color Space Convertorr）是 Altera公司提供的 MegaCore IP庫文件中的一個專門用于圖像色彩空間轉(zhuǎn)換的 IP核，與軟件轉(zhuǎn)換相比，其具有明顯的速度優(yōu)勢和靈活性： 

● 每個時鐘周期完成一個像素點的轉(zhuǎn)換 

● 在 Stratix系列 FPGA中，時鐘頻率大于 200MHz 

● 支持 RGB和 YCbCr、YUV之間的互換 

● 用戶可以自定義轉(zhuǎn)換矩陣的相關系數(shù) 

● 支持有符號數(shù)和無符號數(shù) 

    輸入輸出的數(shù)據(jù)寬度為 2～32b

4 RAM數(shù)據(jù)緩沖區(qū)

    Stratix II系列 FPGA最多包含有 9Mb的片上 RAM。這些 RAM采用 TriMatrix存儲結構，包括三種大小的嵌入式存儲器塊，分別為： 512b的M512塊，4Kb的M4K塊和512Kb的M-RAM塊，每個都可以配置支持各種特性，如單端口 RAM，雙端口 RAM，F(xiàn)IFO等，為大存儲量應用提供解決方案。

5 外部存儲器和外設接口 

    Stratix II系列 FPGA為外部存儲器的可靠數(shù)據(jù)傳送而進行了優(yōu)化設計，支持最新的存儲接口訪問片外存儲器。開發(fā)人員使用 Stratix II先進的器件特性和可定制的 IP核，能夠快速和方便地將各種大容量存儲器件集成到復雜的系統(tǒng)設計中。Stratix II支持各種最新的存儲接口。Stratix II系列 FPGA片內(nèi)處理器與外設之間是通過 Avalon交換式總線連接的。 Avalon交換式總線是 Altera開發(fā)的一種專用內(nèi)部連線技術，使用最少的邏輯資源來支持數(shù)據(jù)總線的復用、地址譯碼、等待周期的產(chǎn)生、外設的地址對齊、中斷優(yōu)先級的指定等。外設接口可定制的 IP核有 USB、I2C、Ethernet、PCI等控制器，這些 IP核大多是由第三方提供的，可以免費試用，也可支付部分費用購買。本系統(tǒng)采用的 USB2.0控制器和以太網(wǎng)接口控制器均由 Mentor公司提供。

6 時鐘管理電路 

    Stratix II系列 FPGA具有多達 48個高性能的低偏移全局時鐘，它可以用于高性能功能或全局控制信號；多達 12個可編程鎖相環(huán)（ PLL），具有完備的時鐘管理和頻率合成能力，包括時鐘切換、PLL重配置、擴頻時鐘、頻率綜合、可編程相位偏移、可編程延遲偏移、外部反饋和可編程帶寬。Stratix II有兩類通用的 PLL：增強型 PLL和快速型 PLL。增強型 PLL功能豐富，支持外部反饋、擴頻時鐘、可編程帶寬等；快速型 PLL針對高速差分 I/O接口進行了優(yōu)化，具有動態(tài)相位調(diào)整（ DPA）功能。這些高速時鐘網(wǎng)絡和豐富的 PLL結合起來，為系統(tǒng)在最小的時鐘偏移下工作提供有力的保證。 

7 SoPC的其他組成部分

    FPGA配置接口用于 SoPC的配置、編譯和在線調(diào)試； LCD顯示接口可以外接液晶顯示屏；報警信號是在檢測和識別出運動目標時，發(fā)出的聲音或光電信號，可用于安防；標準I/O口則是預留的，用于日后的升級擴展。