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利用片上時鐘實現(xiàn)更高性能的全速測試

時間：2007-08-28 10:11:34

關(guān)鍵字：時鐘 BSP 器件模型

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[導讀] 全速測試性能在大量新功能的幫助下有了大幅改進，包括在測試模式期間使用片上產(chǎn)生的功能時鐘。目前許多設(shè)計都工作在非常高的頻率下，并且包含有很多時鐘。片上鎖相環(huán)(PLL)是一種創(chuàng)建內(nèi)部時鐘的常見方法。通常伴隨

全速測試性能在大量新功能的幫助下有了大幅改進，包括在測試模式期間使用片上產(chǎn)生的功能時鐘。目前許多設(shè)計都工作在非常高的頻率下，并且包含有很多時鐘。片上鎖相環(huán)(PLL)是一種創(chuàng)建內(nèi)部時鐘的常見方法。通常伴隨PLL的還有乘法器、除法器以及其它時鐘控制電路。不需要過多的附加邏輯就能充分發(fā)揮用于測試的這些功能時鐘的作用。

大多數(shù)公司會在設(shè)計進入版圖階段之前使用靜態(tài)時序分析(STA)檢查功能時序。作為STA過程的一部分，設(shè)計師可規(guī)定設(shè)計的時序約束和時序異常。過程的輸出是Synopsys設(shè)計約束(SDC)文件，該文件包括了過程中其它工具需要的時序信息。

以下是針對創(chuàng)建高質(zhì)量全速測試程序的一些建議。

應(yīng)該

使用片上用于測試目的的功能時鐘獲得比片外時鐘更高精度的結(jié)果。確保自動測試程序生成(ATPG)工具能夠利用片上時鐘和時鐘邏輯實現(xiàn)全速測試圖案。

.如果器件的制造特征尺寸在130nm以下，應(yīng)在測試儀器中增加轉(zhuǎn)換故障模型測試圖案。該模型可以通過查找每個內(nèi)部節(jié)點上的緩慢上升或緩慢下降變化檢查出時序缺陷。

.在測試關(guān)鍵路徑或總體器件時序表征檢查時使用路徑時延故障模型。一些公司也使用路徑時延故障模型進行速度分級。

.使用靜態(tài)時序分析定義和規(guī)定時鐘與時序關(guān)系，從而使建立和保持時間能被檢查。路徑寬松時間也可以計算，有助于發(fā)現(xiàn)關(guān)鍵路徑。這些路徑再送到ATPG工具創(chuàng)建路徑時延圖案。時序異常路徑也有規(guī)定。

.使用能夠在圖案產(chǎn)生期間自動處理時序異常的ATPG工具。

不應(yīng)該

.如果器件上已經(jīng)有這些功能時鐘，那就不應(yīng)該為了支持高速時鐘而在復雜的自動測試設(shè)備上花費太多的時間。一些引腳的I/O焊盤無論怎樣都無法處理很快的外部時鐘速度。

.采用130nm以下工藝制造的設(shè)計不應(yīng)該依賴連續(xù)故障模型。相關(guān)論文指出，隨著幾何尺寸的縮小，缺陷與時序的關(guān)系將越來越密切。許多問題與在器件上創(chuàng)建小于制造用光刻波長的特征尺寸和形狀有關(guān)。

.不解決故障和多周期路徑就創(chuàng)建全速測試圖案。如果這些問題不解決，ATPG工具創(chuàng)建的測試圖案的期望值將是器件無法實現(xiàn)的，從而極易導致測試圖案的仿真失配，并可能使好的器件通不過測試。

.在ATPG過程中只約束X軸的時序異常路徑端點。這種老方法將降低測試覆蓋率，并導致測試圖案儀上有更多的X點。它會屏蔽掉可用于其它全速測試路徑的觀察點，從而使芯片的某些部分無法被測試到。

利用片上<strong>時鐘</strong>實現(xiàn)更高性能的全速測試

圖：傳統(tǒng)測試方法與新方法的效果比較。

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