“集成電路芯片上所集成的電路的數目，每隔18個月就翻一番。微處理器的性能每隔18個月提高一倍，而價格下降一半。”這就是揭示了信息技術進步速度的著名的摩爾定律。

一直以來，FPGA 的所有工藝節(jié)點都遵循摩爾定律的發(fā)展，邏輯容量提高一倍，則成本降低一半。遺憾的是，僅僅依靠摩爾定律的發(fā)展速度，已不能滿足市場對可控功耗范圍內實現更多資源以及更高代工廠良率的無止境的需求。日前，賽靈思推出了“堆疊硅片互聯技術”的 3D 封裝方法，可有效解決上述難題。

賽靈思公司質量管理和新產品導入全球資深副總裁亞太區(qū)執(zhí)行總裁湯立人先生和賽靈思公司亞太區(qū)市場及應用總監(jiān)張宇清先生日前來到北京，展示此項具有突破性意義的新技術。

 
賽靈思公司質量管理和新產品導入全球資深副總裁亞太區(qū)執(zhí)行總裁湯立人先生和靈思公司亞太區(qū)市場及應用總監(jiān)張宇清先生

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“堆疊硅片互聯技術”的 3D 封裝方法克服了簡單地把兩個或更多 FPGA 連接起來實現大規(guī)模設計的方法三大弊端：一是可用 I/O 數量有限，不足以連接用以供分區(qū)設計中不同 FPGA 間信號傳輸的復雜網絡，同時也難以連接 FPGA 到系統(tǒng)其它器件；二是 FPGA 間傳輸信號的時延限制了性能；三是在多個 FPGA 之間用標準器件 I/O 創(chuàng)建邏輯連接會引起不必要的功耗。

 
據湯立人先生介紹,“堆疊硅片互聯技術”的 3D 封裝方法，采用無源芯片中介層、微凸塊和硅通孔 (TSV)技術，實現了多芯片可編程平臺。

 
由于中介層為無源的，因此除了FPGA 芯片消耗熱量外，不存在其它散熱問題。由于較薄的硅中介層可有效減弱內部堆積的應力，一般說來堆疊硅片互聯技術封裝架構的內部應力低于同等尺寸的單個倒裝 BGA 封裝，這就降低了封裝的最大塑性應變，熱機械性能也隨之得以提升。

通過下面的剖面圖可以清楚的了解到“堆疊硅片互聯技術”的 3D 封裝技術。

 
此項新技術將滿足要求最苛刻的FPGA應用需求，例如下一代有線通信、下一代無線通信、高性能計算、醫(yī)療成像、航空航天和軍用等等。

同時，湯立人先生透露，賽靈思與臺積電已經在28nm器件的生產上進行合作，首批產品將于 2011 年第一季度開始供貨。